JPH04109499A - Detection circuit for redundancy memory cell address - Google Patents
Detection circuit for redundancy memory cell addressInfo
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- JPH04109499A JPH04109499A JP2227731A JP22773190A JPH04109499A JP H04109499 A JPH04109499 A JP H04109499A JP 2227731 A JP2227731 A JP 2227731A JP 22773190 A JP22773190 A JP 22773190A JP H04109499 A JPH04109499 A JP H04109499A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は冗長メモリセルアドレスの検出回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a redundant memory cell address detection circuit.
従来のこの種の冗長メモリセルアドレスの検出回路は、
特定外部ピンに■ＤＤ以上の電位を印加しておき、全部
のアドレスを１ビツト毎に変化させて電流試験を行い、
冗長メモリセルアドレスが選択された時の微少な電流変
化によって、冗長メモリセルアドレスの検出を行ってい
た。これを、第３図に示す従来例により説明する。特定
外部ビン１６と節点Ｎ４との間に、特定外部ビン１６か
ら節点ＮＡ）こ向って電流が流れる様に接続されたＮチ
ャネルＭＯＳトランジスタ（以下Ｎ−ｃｈＴｒという）
で形成されるタイオートＤｌと、節点ＮＡと電位■ＤＤ
との間に接続されたヒユーズ回路Ｈ１と、外部アドレス
と冗長メモリセルアドレス比較回路１５の出力信号と節
点ＮＢとの間に接続されたブート容量Ｃ１と、ドレイン
を節点ＮＡに、ゲートを節点ＮＢに、ソースを電位■Ｄ
Ｄに接続したＮ−ｃｈＴｒＱｌと、ｌ−’レインを節点
Ｎｎにゲートとソースを電位ｖＤＤに接続したＮ−ｃｈ
ＴｒＱ２とから構成されている。This type of conventional redundant memory cell address detection circuit is
Apply a potential higher than ■DD to a specific external pin, change all addresses bit by bit, and perform a current test.
The redundant memory cell address has been detected based on a minute current change when the redundant memory cell address is selected. This will be explained using a conventional example shown in FIG. An N-channel MOS transistor (hereinafter referred to as N-chTr) is connected between the specific external bin 16 and the node N4 so that a current flows from the specific external bin 16 to the node NA).
The tie motor Dl formed by the node NA and the potential ■DD
A fuse circuit H1 is connected between the fuse circuit H1, a boot capacitor C1 is connected between the output signal of the external address and redundant memory cell address comparison circuit 15, and the node NB, the drain is connected to the node NA, and the gate is connected to the node NB. , put the source at potential ■D
N-ch TrQl connected to D, and N-ch with l-' rain connected to node Nn and gate and source connected to potential vDD.
TrQ2.
次に第３図の動作について詳細に説明する。Next, the operation shown in FIG. 3 will be explained in detail.
冗長メモリセルアドレスが使用されている時、ヒユーズ
回路Ｈ１は節点ＮＡとＶ、に接続されていない状態であ
る。特定外部ピン１６にＶ１以上の電位を印加しておく
。外部アドレスと冗長メモリセルアトレア、とか一致し
た時、外部アドレスと冗長メモリセルアドレス比較回路
１５から゛１′′比力が比で、フート容量ＣＩを介して
、Ｎ−ｃｈＴｒ Ｑｌのケート電位である節点ＮＢをＶ
ゎゎ以上とする。この節点ＮＢか、ＶＤＤ以上になった
時、特定外部ビン１６からＶＤＤに向かって、ＡＣ電流
工か流れる。外部アトルスと冗長メモリセルアドレスと
か一致していない時や、ヒユーズ回路Ｈ１が節点ＮＡと
■。Ｄに接続されている時は、特定外部ビン１６からＶ
ＤＤに向ってＤＣ電流が流れる。即ち、ＡＣ電流■を測
定する事によって、冗長メモリセルアドレスを検出する
事ができる。When redundant memory cell addresses are used, fuse circuit H1 is not connected to nodes NA and V. A potential higher than V1 is applied to the specific external pin 16. When the external address and the redundant memory cell atrea match, the external address and the redundant memory cell address comparison circuit 15 output a ratio of 1'' to the gate potential of the N-chTr Ql via the foot capacitance CI. A certain node NB is V
ゎゎゎ゜゜゜゜゜゜゜゜゜゜When this node NB becomes equal to or higher than VDD, AC current flows from the specific external bin 16 toward VDD. When the external atlus and the redundant memory cell address do not match, or when the fuse circuit H1 is connected to the node NA. When connected to D, V from specific external bin 16
DC current flows towards DD. That is, by measuring the AC current (2), the redundant memory cell address can be detected.
前述した従来の冗長メモリセルアドレスの検出回路は、
大容量メモリセルアドレス１ビツト毎に電流測定を行う
為、冗長メモリセルアドレスの検出に時間がかかり、電
流量の誤差で検出てきない事もあり、回路設計や製造プ
ロセスへの問題点フィードバックが行なえす、機会損失
となる等の欠点がある。The conventional redundant memory cell address detection circuit described above is
Since the current is measured for each bit of the large-capacity memory cell address, it takes time to detect the redundant memory cell address, and it may not be detected due to an error in the amount of current, making it difficult to provide feedback on problems to the circuit design and manufacturing process. However, there are disadvantages such as loss of opportunity.
本発明の目的は、前記欠点が解決され、冗長メモリセル
アドレスの検圧が直ちに行えるようにした冗長メモリセ
ルアドレスの検圧回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a redundant memory cell address voltage detection circuit which solves the above-mentioned drawbacks and enables immediate voltage detection of redundant memory cell addresses.
本Ｊｉ１４１の冗長メモリセルアドレスの検出回路の構
成は、冗長メモリセルアドレスが選択され、冗長メモリ
セルヘデータを書き込む時、特定ライトサイクルで前記
冗長メモリセルへ前記データを書き込む事を禁止するサ
イクル判定回路を備えたことを特徴とする。The configuration of the redundant memory cell address detection circuit of this Ji141 is such that when a redundant memory cell address is selected and data is written to the redundant memory cell, cycle judgment is made to prohibit writing the data to the redundant memory cell in a specific write cycle. It is characterized by being equipped with a circuit.
次に本発明の一実施例について図面を参照して説明する
。Next, an embodiment of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例の冗長メモリセルアドレスの
検圧回路を使った動作手順を示す流れ図、第２図は本発
明の一実施例を使って冗長メモリセルアドレスのＲＯＷ
アドレスを検出スるフロック図である。FIG. 1 is a flowchart showing an operation procedure using a redundant memory cell address voltage detection circuit according to an embodiment of the present invention, and FIG.
FIG. 3 is a block diagram for detecting an address.
ます第２図において、冗長メモリセルアドレスのＲＯＷ
アドレスを検出するブロック回路図は、外部アドレス信
号をテコードし、複数の本ワード線１１のうち１本の木
ワード線を選択する。同時に外部アドレスと冗長メモリ
セルアドレス比較回路１３によって、外部アドレスと冗
長メモリセルアドレスとが一致した場合、１本の冗長ワ
ード線１２を選択し、本ワード線１１を非選択とする信
号Ｆ３を圧力する。所定の時刻になった時、タイミング
ジェネレータ８から出力信号Ｆ１を受けて冗長ワード線
１２を立上げるが、特定ライトサイクルの時は、サイク
ル判定回路９より冗長ワード線１２立上げ禁止信号Ｆ２
が出力され、データ書込み禁止とする。In Figure 2, the ROW of redundant memory cell address
The block circuit diagram for detecting an address decodes an external address signal and selects one of the plurality of main word lines 11. At the same time, if the external address and the redundant memory cell address match, the external address and redundant memory cell address comparison circuit 13 selects one redundant word line 12 and applies a signal F3 to unselect the main word line 11. do. At a predetermined time, the redundant word line 12 is activated by receiving the output signal F1 from the timing generator 8. However, in the case of a specific write cycle, the cycle determination circuit 9 generates a redundant word line 12 activation prohibition signal F2.
is output and data writing is prohibited.
次に第１図を参照して本実施例の手順を説明する。Next, the procedure of this embodiment will be explained with reference to FIG.
まず、ライトザイクルで全メモリセルに°゛０“データ
を書き込む（ステップ１）。この時、選択された冗長ワ
ード線に接続された冗長メモリセルへは“０パデータが
書き込まれる。次に、特定ライトザイクルて全メモリセ
ルに゛′ｌ′°データを書き込む（ステップ２）。この
時、選択された冗長ワード線に接続された冗長メモリセ
ルへは” １ ’ テタが書き込まれない。次に、リー
トサイクルで全メモリセル゛ｌ″データを読み出す（ス
テップ３）。First, "0" data is written to all memory cells in a write cycle (step 1). At this time, "0" data is written to the redundant memory cells connected to the selected redundant word line. Next, data is written into all memory cells in a specific write cycle (step 2). At this time, "1" data is not written to the redundant memory cells connected to the selected redundant word line.Next, data "1" from all memory cells is read in the read cycle (step 3).
この時、良品であれば、冗長メモリセルアドレスはなく
、不良品であれば冗長メモリセルアドレスを持っていた
事になる（ステップ４）。即ち、不良品であれば、特定
ライトサイクルで冗長ワード線に接続された冗長メモリ
セルへは１１１１１データが書き込まれず、“Ｏ＋＋テ
デーが残っていた為不良となる。この時の不良アドレス
を検出する（ステップ５）。At this time, if it is a good product, there is no redundant memory cell address, and if it is a defective product, it has a redundant memory cell address (step 4). In other words, if it is a defective product, the 11111 data is not written to the redundant memory cell connected to the redundant word line in a specific write cycle, and the "O++ data" remains, making it defective.The defective address at this time is detected. (Step 5).
本実施例の冗長メモリセルアドレスの検出回路は、ＩＣ
メモリのデータ記憶機能を使って検出するという独創的
内容を有する。The redundant memory cell address detection circuit of this embodiment is an IC
It has an original content in that it is detected using the data storage function of memory.
以上説明したように、本発明は、ＩＣメモリのデータ記
憶機能を使う事により、冗長メモリセルアドレスの検出
が容易にできるという効果がある。As described above, the present invention has the advantage that redundant memory cell addresses can be easily detected by using the data storage function of an IC memory.
第１図は本発明の一実施例の冗長メモリセルアドレスの
検出回路を使った手順を示す流れ図、第２図は本発明の
一実施例の冗長メモリセルアドレスのＲＯＷアドレスを
検出するフロック図、第３図は従来の冗長メモリセルア
ドレスの検出回路を示すブロック図である。
１〜５・ ステップ、６・ ・メモリセル群、７ ・・
冗長メモリセル群、８・・・タイミンダ・ジエネＩ／−
タ、９・・・・サイクル判定回路、１０・・・・・・Ｒ
ＯＷテコーダ、１１・・・・・本ワード線、１２・・・
・・・冗長ワード線、１３．１５・・・・外部アドレス
と冗長メモリセルアドレス比較回路、１４・・・・・冗
長メモリセルアドレス検出回路、Ｑｌ、Ｑ２・・・・・
・Ｎ−ｃｈＭＯｓトランジスタ、Ｈｌ・・・ ビューズ
回路、Ｃ１・・・・・・容量、ＤＩ・Ｎ−ｃｈＭＯ８）
ランシスタで作られたタイオード、ＮＡ、 ＮＢ・・・
節点、ＶＤＤ・・・・・電源、Ｆｌ・・・タイミンク・
ジェネレータ出力信号、Ｆ２・・・・冗長ワード線立上
げ禁止信号、Ｆ３・・・・・本ワード線非選択信号。
代署人 弁理士 内 原 晋
Ｇ甲ＤFIG. 1 is a flowchart showing a procedure using a redundant memory cell address detection circuit according to an embodiment of the present invention, and FIG. 2 is a block diagram for detecting a ROW address of a redundant memory cell address according to an embodiment of the present invention. FIG. 3 is a block diagram showing a conventional redundant memory cell address detection circuit. 1 to 5. Step, 6. Memory cell group, 7.
Redundant memory cell group, 8...timinda genie I/-
9...Cycle judgment circuit, 10...R
OW Tecoder, 11... Main word line, 12...
...Redundant word line, 13.15...External address and redundant memory cell address comparison circuit, 14...Redundant memory cell address detection circuit, Ql, Q2...
・N-ch MOs transistor, Hl... Views circuit, C1... Capacity, DI/N-ch MO8)
Diodes made by Lancista, NA, NB...
Node, VDD...power supply, Fl...timing...
Generator output signal, F2: Redundant word line startup inhibition signal, F3: Main word line non-selection signal. Representative Patent Attorney Susumu Uchihara G.A.D.
Claims (1)
へデータを書き込む時、特定ライトサイクルで、前記冗
長メモリセルへ前記データを書き込む事を禁止するサイ
クル判定回路を備えたことを特徴とする冗長メモリセル
アドレスの検出回路。A redundant memory cell address characterized by comprising a cycle determination circuit that prohibits writing the data to the redundant memory cell in a specific write cycle when the redundant memory cell address is selected and data is written to the redundant memory cell. detection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227731A JPH04109499A (en) | 1990-08-29 | 1990-08-29 | Detection circuit for redundancy memory cell address |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227731A JPH04109499A (en) | 1990-08-29 | 1990-08-29 | Detection circuit for redundancy memory cell address |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109499A true JPH04109499A (en) | 1992-04-10 |
Family
ID=16865479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227731A Pending JPH04109499A (en) | 1990-08-29 | 1990-08-29 | Detection circuit for redundancy memory cell address |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109499A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117799A (en) * | 1982-12-24 | 1984-07-07 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH01133296A (en) * | 1987-07-07 | 1989-05-25 | Nec Corp | Semiconductor memory device |
-
1990
- 1990-08-29 JP JP2227731A patent/JPH04109499A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117799A (en) * | 1982-12-24 | 1984-07-07 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH01133296A (en) * | 1987-07-07 | 1989-05-25 | Nec Corp | Semiconductor memory device |
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