JP2690489B2 - Semiconductor memory device - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体メモリ装置に関し、特に冗長回路を
有する半導体メモリ装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a redundant circuit.

［従来の技術］ 半導体メモリ装置は、市場の要求から大容量化が進め
られてきた。これに伴い、メモリセルの増大及びメモリ
セル構造の微細化によりプロセスのバラツキやゴミによ
る一個の半導体メモリチップ内に発生する不良メモリセ
ルの割合も増加してきた。[Prior Art] The capacity of semiconductor memory devices has been increased in response to market demand. Along with this, an increase in the number of memory cells and miniaturization of the memory cell structure have increased the ratio of defective memory cells generated in one semiconductor memory chip due to process variations and dust.

これらの不良メモリセルを含む半導体メモリチップの
うち、数個のメモリセル不良、数本のビット線不良多び
数本のワード線不良を救済する為に、置き換え用の余剰
なロウデコーダおよびカラムデコーダを有し、必要に応
じて不良メモリセルを含むデコーダと取り換える冗長回
路を有する半導体メモリ装置が使用されるようになっ
た。Of the semiconductor memory chips including these defective memory cells, in order to remedy several memory cell defects, several bit line defects and several word line defects, a redundant row decoder and column decoder for replacement are replaced. And a semiconductor memory device having a redundant circuit that replaces a decoder including a defective memory cell as needed has come to be used.

ここで従来の冗長回路を有する半導体メモリ装置の動
作について、一例を図を用いて説明する。Here, an operation of a conventional semiconductor memory device having a redundant circuit will be described with reference to the drawings.

第４図は、通常のロウデコーダである。デコーダの動
作については、本題とは直接に関係しないので省略す
る。各信号は、第７図に示すタイミングチャートの通り
である。今、このロウデコーダで選択されるワード線を
ゲート入力とするメモリセルに不良があり、冗長回路の
ロウデコーダに置き換えるとする。第５図は、冗長回路
のロウデコーダである。ｂは、アドレスから作られる全
てのデコーダ選択のための信号｛φ０〜φn,φ０（オー
バーバー）〜φｎ（オーバーバー）｝を各々のゲート入
力としドレインにヒューズを有するデコーダ部であり、
置き換え用とするデコーダと同一のアドレス信号でデコ
ーダが選択されるようにヒューズが切断される。冗長回
路を使用しないときにはこのヒューズは切断されないた
めに、全てのアドレスにおいて冗長回路のデコーダは非
選択の状態となる。FIG. 4 shows a normal row decoder. The operation of the decoder is omitted because it is not directly related to the main subject. Each signal is as shown in the timing chart of FIG. Now, it is assumed that the memory cell having the word line selected by the row decoder as a gate input has a defect and is replaced with the row decoder of the redundant circuit. FIG. 5 shows a row decoder of a redundant circuit. b is a decoder unit having gates each having a signal {φ0 to φn, φ0 (overbar) to φn (overbar)} for selecting all decoders made from addresses, and having a fuse in the drain,
The fuse is blown so that the decoder is selected by the same address signal as the decoder for replacement. Since the fuse is not blown when the redundant circuit is not used, the decoder of the redundant circuit is in a non-selected state at all addresses.

プリチャージ信号φｐによって、第４図の接点N12及
び第５図の接点N13はハイレベルにチャージされる。次
に、アクティブ信号φを受けて、デコーダ選択信号φ０
〜φn,φ０（オーバーバー）〜φｎ（オーバーバー）が
入力されるが、第４図及び第５図のデコーダは選択状態
であり接点N12及びN13のレベルはハイのままである。さ
らにアクティブ系の信号φＡがハイとなり接点N22,N23
及びN24がハイレベルとなる。ここでφｙは、デコーダ
選択信号が出力された後に立ち上がる信号である。接点
N23がハイレベルであるので信号φｙは信号φｘをハイ
レベルとし、第４図のφｘをゲート入力、ソースをGN
D、ドレインが接点N12に接続されたトランジスタをオン
させ、接点N12及びN22をローレベルとし、通常のデコー
ダをオフさせる。The contact N12 of FIG. 4 and the contact N13 of FIG. 5 are charged to a high level by the precharge signal φp. Next, in response to the active signal φ, the decoder selection signal φ0
.About..phi.n, .phi.0 (overbar) to .phi.n (overbar) are input, but the decoders of FIGS. 4 and 5 are in the selected state and the levels of the contacts N12 and N13 remain high. Furthermore, the active system signal φA goes high and contacts N22 and N23
And N24 goes high. Here, φy is a signal that rises after the decoder selection signal is output. contact
Since N23 is at the high level, the signal φy sets the signal φx at the high level, the gate input is φx in FIG. 4, and the source is GN.
The transistor whose drains and drains are connected to the contact N12 is turned on, the contacts N12 and N22 are set to low level, and the normal decoder is turned off.

第６図は冗長回路使用時の制御回路部である。信号φ
ｙを入力し、ワード線をチャージするための信号φＢを
スタートさせる信号φy'を出力する。通常は、φｙが入
力すればトランスファのトランジスタを通り、直ちにφ
y'が出力される。冗長回路使用時には、図中のヒューズ
が切断され、φｙとφy'を直結するトランスファのトラ
ンジスタがオフし、24のディレイを通ってφy'が出力さ
れる。これはφｙからつくられるφｘが通常のデコーダ
をオフさせるために必要な時間をこのディレイで作り出
している。FIG. 6 shows a control circuit section when the redundant circuit is used. Signal φ
y is input and a signal φy ′ for starting the signal φB for charging the word line is output. Normally, when φy is input, it passes through the transfer transistor and immediately φ
y'is output. When the redundant circuit is used, the fuse in the figure is blown, the transfer transistor that directly connects φy and φy ′ is turned off, and φy ′ is output through the delay of 24. This creates the time needed for φx, which is made up of φy, to turn off the normal decoder.

次に、信号φy'によってφＢがハイレベルとなるが、
第４図の接点N22はロウレベルであり接点N22をゲート入
力とするトランスファのトランジスタはオフしており、
φＢのハイレベルはワード線WLまで達せずワード線WLを
チャージすることが出来ない。第５図の接点N24はハイ
レベルであり接点N24をゲート入力するトランスファの
トランジスタはオンしており、φＢのハイレベルが置き
換え用のワード線RWLをハイレベルにチャージすること
となる。Next, φB becomes high level by the signal φy ′,
The contact N22 shown in FIG. 4 is at a low level, and the transfer transistor whose gate input is the contact N22 is off.
The high level of φB cannot reach the word line WL and the word line WL cannot be charged. The contact N24 shown in FIG. 5 is at a high level, the transfer transistor for inputting the gate to the contact N24 is on, and the high level of φB charges the replacement word line RWL to a high level.

上に説明したように、冗長回路への置き換えが行われ
る。As described above, the replacement with the redundant circuit is performed.

［発明が解決しようとする問題点］ 上述した従来の冗長回路を有する半導体メモリ装置
は、冗長回路用の制御回路を有し、制御信号も必要とな
っているので、回路が複雑となり、また冗長回路使用時
には、ワード線選択までの所要時間が通常よりも長くか
かるという欠点がある。[Problems to be Solved by the Invention] The semiconductor memory device having the above-described conventional redundant circuit has a control circuit for the redundant circuit and requires a control signal, so that the circuit becomes complicated and the redundant circuit is provided. When using the circuit, it takes a longer time than usual to select the word line.

［発明の従来技術に対する相違点］ 上述した従来の冗長回路を有する半導体メモリ装置に
対し、本発明は、ヒューズの切断のみで冗長回路への置
き換えを完了するという独創的内容を有する。[Differences from the Prior Art of the Invention] In contrast to the above-described conventional semiconductor memory device having a redundant circuit, the present invention has an original content that replacement with a redundant circuit is completed only by cutting a fuse.

［問題点を解決するための手段］ 本願発明の要旨は、制御信号をデコードして正規ワー
ド線を駆動する通常デコーダと、該通常デーコーダと置
換され制御信号に応答して冗長ワード線を上記正規ワー
ド線に代えて駆動する冗長デーコーダとを有する半導体
メモリ装置において、上記通常デコーダは電圧源と上記
正規ワード線との間に接続されたスイッチトランジスタ
の制御ノードに接続され被制御ノードの電圧を活性レベ
ルまた非活性レベルとするフリップフロップ回路と、上
記制御ノードと上記フリップフロップとの間に接続され
切断されると上記フリップフロップに強制的に上記制御
ノードを非活性レベルとするヒューズ素子を設けたこと
である。[Means for Solving the Problems] The gist of the present invention is to provide a normal decoder that decodes a control signal to drive a normal word line, and a normal word decoder that replaces the normal word line with a redundant word line in response to the normal signal. In a semiconductor memory device having a redundant decoder driven instead of a word line, the normal decoder is connected to a control node of a switch transistor connected between a voltage source and the normal word line to activate a voltage of a controlled node. A flip-flop circuit for setting a level or an inactive level, and a fuse element connected between the control node and the flip-flop for forcing the control node to an inactive level when the flip-flop circuit is disconnected. That is.

［実施例］ 次に本発明について図面を参照して説明する。第１図
は、本発明の一実施例に含まれるロウデコーダの回路図
である。構成は、冗長回路を有さない半導体メモリ装置
のロウデコーダの接点N2にヒューズを有するフリップフ
ロップ部Ｃを接続してある。第２図は、冗長回路として
のロウデコーダで、構成は、全てのデコーダ選択信号を
入力するデコーダ部ｂを有する以外は、通常の冗長回路
を有さない半導体メモリのロウデコーダと同様である。
ここでデコーダ部ｂについては従来例と全く同様である
のでここでの説明は省略する。Example Next, the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of a row decoder included in an embodiment of the present invention. In the configuration, a flip-flop section C having a fuse is connected to a contact N2 of a row decoder of a semiconductor memory device having no redundant circuit. FIG. 2 shows a row decoder as a redundant circuit, which is similar in structure to a row decoder of a semiconductor memory having no ordinary redundant circuit except that it has a decoder section b for inputting all decoder selection signals.
Here, since the decoder section b is completely the same as the conventional example, its description is omitted here.

第３図は、第１図及び第２図に示した回路の動作を説
明するためのタイミングチャートである。プリチャージ
信号φｐがハイレベルのとき接点N2は、フリップフロッ
プＣによってロウレベルに落ちる。次にアクティブ系の
信号φＡがハイとなりφＡをゲート入力とするトランス
ファのトランジスタをオンさせ、接点N2をハイレベルと
する。FIG. 3 is a timing chart for explaining the operation of the circuit shown in FIGS. 1 and 2. When the precharge signal φp is at high level, the contact N2 falls to low level by the flip-flop C. Next, the active system signal φA goes high, turning on the transfer transistor whose gate input is φA, and bringing the contact N2 to the high level.

フリップフロップＣのヒューズが切断されていないと
きは、接点N2からヒューズを経由してゲートに入力して
いるトランジスタがオンし、接点N2をドレイン、GNDを
ソースとするトランジスタのゲートをロウレベルとする
為、接点N2はハイレベルの状態を維持し、信号φＢとワ
ード線WLを継げるトランスファのトランジスタをオンさ
せ、通常のデコーダで選択されたワード線がチャージさ
れる。When the fuse of the flip-flop C is not blown, the transistor inputting to the gate from the contact N2 via the fuse is turned on, and the gate of the transistor whose drain is the contact N2 and whose source is GND is set to the low level. , The contact N2 maintains the high level state, turns on the transfer transistor connecting the signal φB and the word line WL, and the word line selected by the normal decoder is charged.

フリップフロップＣのヒューズが切断されたときは、
接点N2からヒューズを経由してゲートに入力しているト
ランジスタが常にオンしているため、接点N2をドレイ
ン、GNDをソースとするトランジスタは常にオンし、接
点N2はローレベルとなり第１図のデコーダはオフ状態と
なる。When the fuse of flip-flop C is blown,
Since the transistor inputting from the contact N2 to the gate via the fuse is always on, the transistor whose drain is the contact N2 and whose source is the GND is always on, and the contact N2 is at the low level. Is turned off.

第２図のロウデコーダは、従来例で説明したように、
第１図と同一のデコーダ選択信号でオンとなり、通常の
デコーダと同一の信号で、通常のデコーダと同様の動作
を行うことが出来る。The row decoder shown in FIG. 2 has, as described in the conventional example,
It is turned on by the same decoder selection signal as that shown in FIG. 1, and the same operation as the normal decoder can be performed with the same signal as the normal decoder.

本実施例は、Ｎチャンネル型MOSトランジスタで構成
されたロウデコーダについて説明したが、カラムデコー
ダにも適用可能であり、、またＮチャンネル型MOSトラ
ンジスタ及びＰチャンネル型MOSトランジスタからなるC
MOSトランジスタで構成される回路にも適用できる。Although the present embodiment has been described with respect to the row decoder composed of N-channel type MOS transistors, it is also applicable to a column decoder, and is composed of an N-channel type MOS transistor and a P-channel type MOS transistor.
It can also be applied to circuits composed of MOS transistors.

［発明の効果］ 以上説明したように本発明は、ヒューズの切断のみで
冗長回路へのデコーダの置き換えを可能とすることによ
り、冗長回路使用時の制御回路及び制御信号が不必要と
なり、回路的及びマスクレイアウト的にもシンプルな回
路構成が可能となる。そして、動作的には冗長回路の使
用または未使用にかかわらず、デコーダの選択及びワー
ド線、ビット線の選択に時間的差を生じないという効果
がある。[Effects of the Invention] As described above, according to the present invention, a decoder can be replaced with a redundant circuit only by cutting a fuse, so that a control circuit and a control signal at the time of using the redundant circuit are unnecessary, and the circuit is Also, a simple circuit configuration is possible in terms of mask layout. In operation, there is an effect that there is no time difference in the selection of the decoder and the selection of the word line and the bit line regardless of the use or non-use of the redundant circuit.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例のデコーダ部の回路図、第２
図は一実施例の冗長回路として機能するデコーダ部の回
路図、第３図は一実施例の動作を説明するタイミングチ
ャート、第４図は従来のデコーダ部の回路図、第５図は
従来の冗長回路のデコーダ部の回路図、第６図は従来の
冗長回路使用時の制御回路図、第７図は従来例の動作を
説明するタイミングチャートである。 1,2,3,4,5,6,7,8,9,10,11,12,13,14,19,20,21,22,23,a
0,a1,…,an,b0,b1,…,b2n……Ｎチャンネル型MOSトラン
ジスタ、 15,16,17,18……ヒューズ、 N1,N11,N12,N13,N2,N21,N22,N23,N24……接点。FIG. 1 is a circuit diagram of a decoder unit according to an embodiment of the present invention, and FIG.
FIG. 4 is a circuit diagram of a decoder section functioning as a redundant circuit of an embodiment, FIG. 3 is a timing chart for explaining the operation of the embodiment, FIG. 4 is a circuit diagram of a conventional decoder section, and FIG. FIG. 6 is a circuit diagram of the decoder section of the redundant circuit, FIG. 6 is a control circuit diagram when the conventional redundant circuit is used, and FIG. 7 is a timing chart for explaining the operation of the conventional example. 1,2,3,4,5,6,7,8,9,10,11,12,13,14,19,20,21,22,23, a
0, a1, ..., an, b0, b1, ..., b2n ... N-channel MOS transistor, 15,16,17,18 ... Fuse, N1, N11, N12, N13, N2, N21, N22, N23, N24 ... contact point.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】制御信号をデコードして正規ワード線を駆
動する通常デコーダと、該通常デーコーダと置換され制
御信号に応答して冗長ワード線を上記正規ワード線に代
えて駆動する冗長デーコーダとを有する半導体メモリ装
置において、 上記通常デコーダは 電圧源と上記正規ワード線との間に接続されたスイッチ
トランジスタの制御ノードに接続され被制御ノードの電
圧を活性レベルまたは非活性レベルとするフリップフロ
ップ回路と、 上記制御ノードと上記フリップフロップとの間に接続さ
れ切断されると上記フリップフロップに強制的に上記制
御ノードを非活性レベルとするヒューズ素子を設けたこ
とを特徴とする半導体メモリ装置。1. A normal decoder that decodes a control signal to drive a normal word line, and a redundant decoder that replaces the normal decoder and drives a redundant word line in place of the normal word line in response to a control signal. In the semiconductor memory device having, the normal decoder is connected to a control node of a switch transistor connected between a voltage source and the normal word line, and a flip-flop circuit for setting a voltage of a controlled node to an active level or an inactive level. A semiconductor memory device, comprising: a fuse element that is connected between the control node and the flip-flop and forcibly sets the control node to an inactive level when the flip-flop is disconnected.