JPS59115621A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS59115621A JPS59115621A JP57223982A JP22398282A JPS59115621A JP S59115621 A JPS59115621 A JP S59115621A JP 57223982 A JP57223982 A JP 57223982A JP 22398282 A JP22398282 A JP 22398282A JP S59115621 A JPS59115621 A JP S59115621A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- flip
- stage
- flop
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、多段のカウンタ回路を有する大規模集積回
路（ＬＳＩ ）において、試験容易なカウンタ回路に関
する。
路（ＬＳＩ ）において、試験容易なカウンタ回路に関
する。
従来、多段のカウンタ回路を有するＬＳＩ’ｉテスｌ・
する際には、カウンタ回路の機能確認を行うために長大
なテスト系列を必要とする。たとえば、１２ビツトのカ
ウンタ含有するＬＳＩにおいては、最終段ビットのカウ
ンタが動作するためには、４０９６のクロックが必要で
あり、１６ビツトのカウンタの場合には、６５５３６の
クロックが必要となる。従って多段のカウンタを有する
ことで、長大なテスト系列が必要となり、これは、ＬＳ
Ｉのテスト時間を増大させるという欠点をもっている。
する際には、カウンタ回路の機能確認を行うために長大
なテスト系列を必要とする。たとえば、１２ビツトのカ
ウンタ含有するＬＳＩにおいては、最終段ビットのカウ
ンタが動作するためには、４０９６のクロックが必要で
あり、１６ビツトのカウンタの場合には、６５５３６の
クロックが必要となる。従って多段のカウンタを有する
ことで、長大なテスト系列が必要となり、これは、ＬＳ
Ｉのテスト時間を増大させるという欠点をもっている。
この発明は、上述した多段のカウンタを有するＬＳＩの
テスト系列が長大になるという欠点を改良したもので、
短いテスト系列で試験可能なカウンタ回路全提供するこ
とを目的とする。
テスト系列が長大になるという欠点を改良したもので、
短いテスト系列で試験可能なカウンタ回路全提供するこ
とを目的とする。
第１図は、通常のカウンタ回路の例を示すブロック図で
ある。同図は、４ビツトアツゾカウンタの一例であり、
同図において１はクロック入力線、２３４５は、Ｄ形フ
リップフロップ、ＤはＤ形フリップフロップのデータ入
力端子、ＣＫｌｄＤ形フリッラフリップフロップク入力
端子、ＱＱは−すれぞれＤ形フリップフロップの正転出
力端子、反転出力端子、０１．０２．０３．０４は各り
形フリツフ゛フロップの正転出力線である。
ある。同図は、４ビツトアツゾカウンタの一例であり、
同図において１はクロック入力線、２３４５は、Ｄ形フ
リップフロップ、ＤはＤ形フリップフロップのデータ入
力端子、ＣＫｌｄＤ形フリッラフリップフロップク入力
端子、ＱＱは−すれぞれＤ形フリップフロップの正転出
力端子、反転出力端子、０１．０２．０３．０４は各り
形フリツフ゛フロップの正転出力線である。
クロック入力端子クロック全供給した場合の、カウンタ
の各ビットの出力０１．０２．０３．０４の波形を第２
図に示す。この場合、最終段の出力０４め；０→１→０
と変化するためにはクロックを１６供給しなければカら
ない。多段のカウンタの場合、最終段の出力が０→１→
０と変化するためには、多数のクロックを供給する必要
がある。このため多段のカウンタを有するＬＳＩの試験
を行う際には、長大なテスト系列を必要とする。
の各ビットの出力０１．０２．０３．０４の波形を第２
図に示す。この場合、最終段の出力０４め；０→１→０
と変化するためにはクロックを１６供給しなければカら
ない。多段のカウンタの場合、最終段の出力が０→１→
０と変化するためには、多数のクロックを供給する必要
がある。このため多段のカウンタを有するＬＳＩの試験
を行う際には、長大なテスト系列を必要とする。
第３図は、この発明の構成を示すブロック図である。こ
の例の場合、偶数の８段カウンターの構成を示している
。同図において、１２３４はＤ形フリップフロップ、５
はシフトデータ外部入力線、６は通常動作時のクロック
入力線、７はカウンタ外部出力線、Ｄ、ＣＫ、Ｑ、Ｑは
、それぞれＤ形フリップフロップのデータ入力端子、ク
ロック入力端子、正転出力端子、反転出力端子、Ｃは外
部クロック入力線、５ｗ１ｌ〜Ｓ Ｉ ｎ ｒ Ｓｗ２
１〜ＳＷ２ ｎ 、ＳＷ３□８３２，５ｗ４１〜５Ｗ４
ｎはスイッチである。
の例の場合、偶数の８段カウンターの構成を示している
。同図において、１２３４はＤ形フリップフロップ、５
はシフトデータ外部入力線、６は通常動作時のクロック
入力線、７はカウンタ外部出力線、Ｄ、ＣＫ、Ｑ、Ｑは
、それぞれＤ形フリップフロップのデータ入力端子、ク
ロック入力端子、正転出力端子、反転出力端子、Ｃは外
部クロック入力線、５ｗ１ｌ〜Ｓ Ｉ ｎ ｒ Ｓｗ２
１〜ＳＷ２ ｎ 、ＳＷ３□８３２，５ｗ４１〜５Ｗ４
ｎはスイッチである。
通常のカウンタ動作のためには５ＷＩＩ〜３ＶＬ’１ｎ
をＯＦＦ 、 ３ｗ２１〜５Ｗ２ｎ ７．ｒ ＯＮ 、
５Ｗ３１５Ｗａ２ ｋ ＯＦＦ、５Ｗ４１〜Ｓｗ４．
、ｆＯＮとし、クロック入力線６よりクロックを供給す
ることにより実現される。
をＯＦＦ 、 ３ｗ２１〜５Ｗ２ｎ ７．ｒ ＯＮ 、
５Ｗ３１５Ｗａ２ ｋ ＯＦＦ、５Ｗ４１〜Ｓｗ４．
、ｆＯＮとし、クロック入力線６よりクロックを供給す
ることにより実現される。
第１のモードを通常のカウンタ動作とすると第２のモー
ドは、５ｗ１１〜Ｓｗ１゜１．１ ＯＮ 、 Ｓｗ２
ｉ〜Ｓ２ｎ ｆ ＯＦＦ。
ドは、５ｗ１１〜Ｓｗ１゜１．１ ＯＮ 、 Ｓｗ２
ｉ〜Ｓ２ｎ ｆ ＯＦＦ。
”””Ｎ ”’ａｚ ’Ｋ ＯＮ、５ｗ４１〜ＳＷ４
ｎｋ ＯＦＦとｆることにより達ぜられ、シフトデータ
外部入力線５よりシフトデータを入力し２、外部クロッ
ク入力線Ｃよりクロックを供給することによりシフトレ
ジスタが実現される。
ｎｋ ＯＦＦとｆることにより達ぜられ、シフトデータ
外部入力線５よりシフトデータを入力し２、外部クロッ
ク入力線Ｃよりクロックを供給することによりシフトレ
ジスタが実現される。
第３のモードは、Ｓｗｌｌ−３ｗｌ ｒ、 ’ｔｌ Ｏ
ＦＦ 、 ５ｗ２１−８ｗ２ｎの奇数番目−ｉ ＯＦＦ
偶数番口？：ＯＮ 、 Ｓｗ””ＯＮ、５ｗ３ｚ ’ｆ
ｌ： ＯＦＦ、５Ｗ４１−８Ｗ４＋１ ｆ ＯＮとし、
外部クロック入力線Ｃより奇数段目の１〕フリツプフロ
ツプにクロックを供給することにより達せられ、Ｄフリ
ップフロップ１と３，３とその次段のフリップフロップ
という様な独立な２ピツト力ウンタ動作となる。
ＦＦ 、 ５ｗ２１−８ｗ２ｎの奇数番目−ｉ ＯＦＦ
偶数番口？：ＯＮ 、 Ｓｗ””ＯＮ、５ｗ３ｚ ’ｆ
ｌ： ＯＦＦ、５Ｗ４１−８Ｗ４＋１ ｆ ＯＮとし、
外部クロック入力線Ｃより奇数段目の１〕フリツプフロ
ツプにクロックを供給することにより達せられ、Ｄフリ
ップフロップ１と３，３とその次段のフリップフロップ
という様な独立な２ピツト力ウンタ動作となる。
第４のモードは、Ｓ”１１−８ Ｉ ｎをＯＦＦ 、
Ｓｗ２１−８Ｗ２ ｎの奇数番目をＯＮ、偶数番目をＯ
ＦＦ 、 ＳｗａｔをＯＦＦ 。
Ｓｗ２１−８Ｗ２ ｎの奇数番目をＯＮ、偶数番目をＯ
ＦＦ 、 ＳｗａｔをＯＦＦ 。
５Ｗ３２をＯＮ、５Ｗ４１〜ＳＷ４ ｎｅ ＯＮとし、
外部クロック入力線Ｃより偶数段目のＤフリップフロッ
プにクロックを供給することにより実現され、Ｄフリッ
プフロップ２と３，３０次段のフリップフロップとその
次段のフリップフロップという様に、独立な２ビツト力
ウンタ動作となる。
外部クロック入力線Ｃより偶数段目のＤフリップフロッ
プにクロックを供給することにより実現され、Ｄフリッ
プフロップ２と３，３０次段のフリップフロップとその
次段のフリップフロップという様に、独立な２ビツト力
ウンタ動作となる。
試験時には、まず第２のモードすなわちシフトレジスタ
モードとして動作させ ＊ ０ 〃％ １． 〃のｆ
−タをシフトさせ、外部出力線７より観測する。この動
作により１Ｄフリツプフロツプのすべての機能のチェッ
クが行える。
モードとして動作させ ＊ ０ 〃％ １． 〃のｆ
−タをシフトさせ、外部出力線７より観測する。この動
作により１Ｄフリツプフロツプのすべての機能のチェッ
クが行える。
シフトレジスタの動作で確認できない機能は、カウンタ
の反転機能、すなわちＤフリップフロップの反転出力と
データ入力端子りとの接続５Ｗ４１〜Ｓ４ｎと、正転出
力端子Ｑと次段Ｄフリップフロップのクロック人力ＣＫ
との接続５Ｗ２２〜Ｓ２ｒ＋の機能である。
の反転機能、すなわちＤフリップフロップの反転出力と
データ入力端子りとの接続５Ｗ４１〜Ｓ４ｎと、正転出
力端子Ｑと次段Ｄフリップフロップのクロック人力ＣＫ
との接続５Ｗ２２〜Ｓ２ｒ＋の機能である。
これらの機能確認を行うためには、第３のモードを動作
させる。あらかじめシフトレジスタ動作させ、すべての
Ｄフリップフロップの状態を６／１にしておき、外部ク
ロック入力線Ｃよりクロックを奇数段のＤフリップフロ
ップに供給すると、正常に機能していれば、奇数段目の
フリップフロップの正転出力Ｑは反転し１“になり、さ
らに偶数段目の正転出力Ｑは、前段の奇数段目の７リツ
プフロツプの正転出力Ｑよシクロツクの供給を受け、反
転し１１〃となる３、これらの反転のチェックを行うに
は、シフトレジスタのモードにし、シフトレジスタ動作
させ、外部出力線７より、各Ｄフリップフロップが１１
“にセットされているがを観測することにより達せられ
る。
させる。あらかじめシフトレジスタ動作させ、すべての
Ｄフリップフロップの状態を６／１にしておき、外部ク
ロック入力線Ｃよりクロックを奇数段のＤフリップフロ
ップに供給すると、正常に機能していれば、奇数段目の
フリップフロップの正転出力Ｑは反転し１“になり、さ
らに偶数段目の正転出力Ｑは、前段の奇数段目の７リツ
プフロツプの正転出力Ｑよシクロツクの供給を受け、反
転し１１〃となる３、これらの反転のチェックを行うに
は、シフトレジスタのモードにし、シフトレジスタ動作
させ、外部出力線７より、各Ｄフリップフロップが１１
“にセットされているがを観測することにより達せられ
る。
これらの動作により、各Ｄフリップフロップの反転機能
と奇数段のＤフリップフロップの正転出力Ｑと次段のＤ
フリップフロップのクロック入力ＣＫとの接続の機能チ
ェックが行えるが、偶数段のＤフリップフロップの正転
出力とその次段のＤフリップフロップとの接続の機能の
チェックは行えない。
と奇数段のＤフリップフロップの正転出力Ｑと次段のＤ
フリップフロップのクロック入力ＣＫとの接続の機能チ
ェックが行えるが、偶数段のＤフリップフロップの正転
出力とその次段のＤフリップフロップとの接続の機能の
チェックは行えない。
この機能のチェックを行うには、第４のモードを動作さ
せる。あらかじめシフトレジスタ動作させ、すべてのＤ
フリップフロップの値ヲ１０“にセットしておき、外部
クロック入力線Ｃよりクロックを偶数段のＤフリップフ
ロップに供給すると、正常に機能していれば偶数段目の
フリップフロップの正転出力Ｑは反転し気１〃になり、
さらに奇数段目の正転出力Ｑは、前段の偶数段目のフリ
ップフロップの正転出力Ｑよりクロックの供給を受は反
転し１〃となる。これらの反転のチェックを行うには、
シフトレジスタ動作させ、外部出方線７より、各Ｄフリ
ップフロップの値が１１“にセットされているかを観測
することにより実現される。
せる。あらかじめシフトレジスタ動作させ、すべてのＤ
フリップフロップの値ヲ１０“にセットしておき、外部
クロック入力線Ｃよりクロックを偶数段のＤフリップフ
ロップに供給すると、正常に機能していれば偶数段目の
フリップフロップの正転出力Ｑは反転し気１〃になり、
さらに奇数段目の正転出力Ｑは、前段の偶数段目のフリ
ップフロップの正転出力Ｑよりクロックの供給を受は反
転し１〃となる。これらの反転のチェックを行うには、
シフトレジスタ動作させ、外部出方線７より、各Ｄフリ
ップフロップの値が１１“にセットされているかを観測
することにより実現される。
第３図におけるスイッチは、実際には論理ゲートあるい
はトランジスタ等でできており、これらのゲート接続手
段とゲート制御手段については、発明の実施例の項で述
べる。
はトランジスタ等でできており、これらのゲート接続手
段とゲート制御手段については、発明の実施例の項で述
べる。
本発明は、上記のように論理回路内に含まれるカウンタ
回路においてゲート接続手段により通常のカウンタ動作
、シフトレジスタ動作、２つの２ビツト力ウンタ動作に
切り換え可能であるという特徴を有し、これら４つのモ
ードにまりカウンタを完全に試験可能であるという特徴
音もっている。
回路においてゲート接続手段により通常のカウンタ動作
、シフトレジスタ動作、２つの２ビツト力ウンタ動作に
切り換え可能であるという特徴を有し、これら４つのモ
ードにまりカウンタを完全に試験可能であるという特徴
音もっている。
し７たがって本発明によれば、第１図に示したカウンタ
で段数ｉｎとすると、試験の際２ｎのテスト系列を必要
とするのと比べると、テスト系列は／フトレジスタ動作
で２×ｎ、カウンタ動作で４と、これらヲ組み合せて使
用しても大幅に少々くてすむという効果がある。
で段数ｉｎとすると、試験の際２ｎのテスト系列を必要
とするのと比べると、テスト系列は／フトレジスタ動作
で２×ｎ、カウンタ動作で４と、これらヲ組み合せて使
用しても大幅に少々くてすむという効果がある。
〔発明の実施ｆ１１〕
ここでは、ゲート接続手段とゲート制御手段について述
べる。
べる。
第４図にＭＯＳの伝送ゲートでゲート接続手段す々わち
第３図におけるスイッチを置き換えた構成を示す。１２
３４はＤ形フリップフロップ、５はシフトデータ外部入
力線、６は通常動作時のクロック入力線、７は、カウン
タ外部出力線、８はＭＯ８伝送ゲート、Ｃは、外部クロ
ック入力線、Ｄ。
第３図におけるスイッチを置き換えた構成を示す。１２
３４はＤ形フリップフロップ、５はシフトデータ外部入
力線、６は通常動作時のクロック入力線、７は、カウン
タ外部出力線、８はＭＯ８伝送ゲート、Ｃは、外部クロ
ック入力線、Ｄ。
ＣＫ 、 Ｑ ｒ ＱはそれぞれＤ形フリップフロップ
（Ｄｆ−タ入力端子、クロック入力端子、正転出力、反
転出力、０１〜Ｇ６はゲート接続手段制御線である。
（Ｄｆ−タ入力端子、クロック入力端子、正転出力、反
転出力、０１〜Ｇ６はゲート接続手段制御線である。
ｍ５図にゲート制御回路を示ｆｏＰＪ図においてＡ、Ｂ
はモード制御線、０１〜Ｇ６はゲート接続手段制御線、
１はＡＮＤゲート、２はＮＡＮＤゲート、３４けインバ
ータである。
はモード制御線、０１〜Ｇ６はゲート接続手段制御線、
１はＡＮＤゲート、２はＮＡＮＤゲート、３４けインバ
ータである。
第５図の動作を表１に示す。通常のカウンタ動作時ｕ、
Ａ ＝Ｏ、Ｂ＝Ｏ、シフトレジスタモードではＡ＝ｌ
、Ｂ＝１．．２つの２ビツトカウンタモードでは、Ａ＝
Ｏ、Ｂ＝１とＡ＝１．、Ｂ＝Ｏとすることにより、第４
図の本発明の実施例における回路を制御することができ
る。
Ａ ＝Ｏ、Ｂ＝Ｏ、シフトレジスタモードではＡ＝ｌ
、Ｂ＝１．．２つの２ビツトカウンタモードでは、Ａ＝
Ｏ、Ｂ＝１とＡ＝１．、Ｂ＝Ｏとすることにより、第４
図の本発明の実施例における回路を制御することができ
る。
表１
第３図の構成であるとスイッチの数の分だけ外部制御線
が必要であり、外部端子の限られているＬＳＩにおいて
は望ましくない。したがって第４図および第５図の構成
にすれば少ない外部端子数で第３図の構成を実現できる
。
が必要であり、外部端子の限られているＬＳＩにおいて
は望ましくない。したがって第４図および第５図の構成
にすれば少ない外部端子数で第３図の構成を実現できる
。
第１図は、従来の４ビツトカウンタ回路を示す図、第２
図は、第１図におけるクロック波形およびカウンタの各
ビットの正転出力０１．０２．０３．０４の出力波形を
示す図、第３図は、本発明の構成全示す図、第４図は本
発明の実施例を示す図、第５図は、本発明の実施例にお
けるモード制御回路を示゛す図。 イ＜ｒｌｌｚ、４ 電管 廿 １ア−１ｊ℃
富６褐 （４〔（兇 ）第５図 ｃｒｌ ｃｒｌ ｒ３ ｌ４ Ｇ−、に し
図は、第１図におけるクロック波形およびカウンタの各
ビットの正転出力０１．０２．０３．０４の出力波形を
示す図、第３図は、本発明の構成全示す図、第４図は本
発明の実施例を示す図、第５図は、本発明の実施例にお
けるモード制御回路を示゛す図。 イ＜ｒｌｌｚ、４ 電管 廿 １ア−１ｊ℃
富６褐 （４〔（兇 ）第５図 ｃｒｌ ｃｒｌ ｒ３ ｌ４ Ｇ−、に し
Claims (1)
- 【特許請求の範囲】 論理回路内に存在するカウンタ回路においてとのカウン
タ回路がシフトレジスタ動作および前記カウンタ回路の
初段から２ビツトずつの独立なカウンタとして動作し、
また前記カウンタの２段目から２ビツトずつの独立なカ
ウンタとして動作すイ）ように、前記カウンタ回路の各
ピッＩｆ構成するフリップフロップのデータ入力に、そ
のフリップフロップの反転出力と前段のフリップフロッ
プの正転出力とを交互に切り換え可能なゲート接続手段
を有し、さらに上記カウンタ回路の各ビラトラ構成する
フリップフロップのクロック入力に対して前段のフリッ
プフロップの正転出力と外部クロック入力線とを交互に
切り換え可能なゲート接続手段を有し、さらに前記外部
クロック入力線は２本有しており、各フリップフロップ
に対して交互に供給され、試験の際には、シフトレジス
タ接続にしてシフトレジスタ動作させ各フリップフロッ
プの機能の確認を行い、さらに前記カウンタ回路の初段
から２ビツトずつの独立なカウンタとして動作させ、カ
ウンタの反転機能とフリップフロップの正転出力から次
段クロック入力への接続機能の確認を行い、 さらに前記カウンタ回路の２段目から２ビツトずつの独
立なカウンタとして動作させ、前記初段から２ビツトず
つの独立なカウンタ動作で機能確認できない２ビツトカ
ウンタの正転出力から次段２ビツトカウンタの前段のフ
リップフロップのクロック入力の接続機能の確認を行う
ことを特徴とする試験容易化された論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223982A JPS59115621A (ja) | 1982-12-22 | 1982-12-22 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223982A JPS59115621A (ja) | 1982-12-22 | 1982-12-22 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59115621A true JPS59115621A (ja) | 1984-07-04 |
Family
ID=16806718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223982A Pending JPS59115621A (ja) | 1982-12-22 | 1982-12-22 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59115621A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503481A (ja) * | 1986-06-18 | 1988-12-15 | ヒユーズ・エアクラフト・カンパニー | マルチモードカウンタ回路網 |
| JPS63503588A (ja) * | 1986-06-18 | 1988-12-22 | ヒユーズ・エアクラフト・カンパニー | ルックアヘッドターミナルカウンタ |
| JPH08186486A (ja) * | 1994-12-27 | 1996-07-16 | Nec Corp | カウンタ回路およびカウンタ回路のテスト方法 |
| JP2009225323A (ja) * | 2008-03-18 | 2009-10-01 | Sony Corp | Ａｄ変換装置、固体撮像素子、およびカメラシステム |
-
1982
- 1982-12-22 JP JP57223982A patent/JPS59115621A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503481A (ja) * | 1986-06-18 | 1988-12-15 | ヒユーズ・エアクラフト・カンパニー | マルチモードカウンタ回路網 |
| JPS63503588A (ja) * | 1986-06-18 | 1988-12-22 | ヒユーズ・エアクラフト・カンパニー | ルックアヘッドターミナルカウンタ |
| JPH08186486A (ja) * | 1994-12-27 | 1996-07-16 | Nec Corp | カウンタ回路およびカウンタ回路のテスト方法 |
| JP2009225323A (ja) * | 2008-03-18 | 2009-10-01 | Sony Corp | Ａｄ変換装置、固体撮像素子、およびカメラシステム |
| US8130295B2 (en) | 2008-03-18 | 2012-03-06 | Sony Corporation | Analog-to-digital converter, solid-state image pickup device, and camera system |
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