JPS59115621A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS59115621A JPS59115621A JP57223982A JP22398282A JPS59115621A JP S59115621 A JPS59115621 A JP S59115621A JP 57223982 A JP57223982 A JP 57223982A JP 22398282 A JP22398282 A JP 22398282A JP S59115621 A JPS59115621 A JP S59115621A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- flip
- stage
- flop
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/40—Monitoring; Error detection; Preventing or correcting improper counter operation
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、多段のカウンタ回路を有する大規模集積回
路(LSI )において、試験容易なカウンタ回路に関
する。
路(LSI )において、試験容易なカウンタ回路に関
する。
従来、多段のカウンタ回路を有するLSI’iテスl・
する際には、カウンタ回路の機能確認を行うために長大
なテスト系列を必要とする。たとえば、12ビツトのカ
ウンタ含有するLSIにおいては、最終段ビットのカウ
ンタが動作するためには、4096のクロックが必要で
あり、16ビツトのカウンタの場合には、65536の
クロックが必要となる。従って多段のカウンタを有する
ことで、長大なテスト系列が必要となり、これは、LS
Iのテスト時間を増大させるという欠点をもっている。
する際には、カウンタ回路の機能確認を行うために長大
なテスト系列を必要とする。たとえば、12ビツトのカ
ウンタ含有するLSIにおいては、最終段ビットのカウ
ンタが動作するためには、4096のクロックが必要で
あり、16ビツトのカウンタの場合には、65536の
クロックが必要となる。従って多段のカウンタを有する
ことで、長大なテスト系列が必要となり、これは、LS
Iのテスト時間を増大させるという欠点をもっている。
この発明は、上述した多段のカウンタを有するLSIの
テスト系列が長大になるという欠点を改良したもので、
短いテスト系列で試験可能なカウンタ回路全提供するこ
とを目的とする。
テスト系列が長大になるという欠点を改良したもので、
短いテスト系列で試験可能なカウンタ回路全提供するこ
とを目的とする。
第1図は、通常のカウンタ回路の例を示すブロック図で
ある。同図は、4ビツトアツゾカウンタの一例であり、
同図において1はクロック入力線、2345は、D形フ
リップフロップ、DはD形フリップフロップのデータ入
力端子、CKldD形フリッラフリップフロップク入力
端子、QQは−すれぞれD形フリップフロップの正転出
力端子、反転出力端子、01.02.03.04は各り
形フリツフ゛フロップの正転出力線である。
ある。同図は、4ビツトアツゾカウンタの一例であり、
同図において1はクロック入力線、2345は、D形フ
リップフロップ、DはD形フリップフロップのデータ入
力端子、CKldD形フリッラフリップフロップク入力
端子、QQは−すれぞれD形フリップフロップの正転出
力端子、反転出力端子、01.02.03.04は各り
形フリツフ゛フロップの正転出力線である。
クロック入力端子クロック全供給した場合の、カウンタ
の各ビットの出力01.02.03.04の波形を第2
図に示す。この場合、最終段の出力04め;0→1→0
と変化するためにはクロックを16供給しなければカら
ない。多段のカウンタの場合、最終段の出力が0→1→
0と変化するためには、多数のクロックを供給する必要
がある。このため多段のカウンタを有するLSIの試験
を行う際には、長大なテスト系列を必要とする。
の各ビットの出力01.02.03.04の波形を第2
図に示す。この場合、最終段の出力04め;0→1→0
と変化するためにはクロックを16供給しなければカら
ない。多段のカウンタの場合、最終段の出力が0→1→
0と変化するためには、多数のクロックを供給する必要
がある。このため多段のカウンタを有するLSIの試験
を行う際には、長大なテスト系列を必要とする。
第3図は、この発明の構成を示すブロック図である。こ
の例の場合、偶数の8段カウンターの構成を示している
。同図において、1234はD形フリップフロップ、5
はシフトデータ外部入力線、6は通常動作時のクロック
入力線、7はカウンタ外部出力線、D、CK、Q、Qは
、それぞれD形フリップフロップのデータ入力端子、ク
ロック入力端子、正転出力端子、反転出力端子、Cは外
部クロック入力線、5w1l〜S I n r Sw2
1〜SW2 n 、SW3□832,5w41〜5W4
nはスイッチである。
の例の場合、偶数の8段カウンターの構成を示している
。同図において、1234はD形フリップフロップ、5
はシフトデータ外部入力線、6は通常動作時のクロック
入力線、7はカウンタ外部出力線、D、CK、Q、Qは
、それぞれD形フリップフロップのデータ入力端子、ク
ロック入力端子、正転出力端子、反転出力端子、Cは外
部クロック入力線、5w1l〜S I n r Sw2
1〜SW2 n 、SW3□832,5w41〜5W4
nはスイッチである。
通常のカウンタ動作のためには5WII〜3VL’1n
をOFF 、 3w21〜5W2n 7.r ON 、
5W315Wa2 k OFF、5W41〜Sw4.
、fONとし、クロック入力線6よりクロックを供給す
ることにより実現される。
をOFF 、 3w21〜5W2n 7.r ON 、
5W315Wa2 k OFF、5W41〜Sw4.
、fONとし、クロック入力線6よりクロックを供給す
ることにより実現される。
第1のモードを通常のカウンタ動作とすると第2のモー
ドは、5w11〜Sw1゜1.1 ON 、 Sw2
i〜S2n f OFF。
ドは、5w11〜Sw1゜1.1 ON 、 Sw2
i〜S2n f OFF。
”””N ”’az ’K ON、5w41〜SW4
nk OFFとfることにより達ぜられ、シフトデータ
外部入力線5よりシフトデータを入力し2、外部クロッ
ク入力線Cよりクロックを供給することによりシフトレ
ジスタが実現される。
nk OFFとfることにより達ぜられ、シフトデータ
外部入力線5よりシフトデータを入力し2、外部クロッ
ク入力線Cよりクロックを供給することによりシフトレ
ジスタが実現される。
第3のモードは、Swll−3wl r、 ’tl O
FF 、 5w21−8w2nの奇数番目−i OFF
偶数番口?:ON 、 Sw””ON、5w3z ’f
l: OFF、5W41−8W4+1 f ONとし、
外部クロック入力線Cより奇数段目の1〕フリツプフロ
ツプにクロックを供給することにより達せられ、Dフリ
ップフロップ1と3,3とその次段のフリップフロップ
という様な独立な2ピツト力ウンタ動作となる。
FF 、 5w21−8w2nの奇数番目−i OFF
偶数番口?:ON 、 Sw””ON、5w3z ’f
l: OFF、5W41−8W4+1 f ONとし、
外部クロック入力線Cより奇数段目の1〕フリツプフロ
ツプにクロックを供給することにより達せられ、Dフリ
ップフロップ1と3,3とその次段のフリップフロップ
という様な独立な2ピツト力ウンタ動作となる。
第4のモードは、S”11−8 I nをOFF 、
Sw21−8W2 nの奇数番目をON、偶数番目をO
FF 、 SwatをOFF 。
Sw21−8W2 nの奇数番目をON、偶数番目をO
FF 、 SwatをOFF 。
5W32をON、5W41〜SW4 ne ONとし、
外部クロック入力線Cより偶数段目のDフリップフロッ
プにクロックを供給することにより実現され、Dフリッ
プフロップ2と3,30次段のフリップフロップとその
次段のフリップフロップという様に、独立な2ビツト力
ウンタ動作となる。
外部クロック入力線Cより偶数段目のDフリップフロッ
プにクロックを供給することにより実現され、Dフリッ
プフロップ2と3,30次段のフリップフロップとその
次段のフリップフロップという様に、独立な2ビツト力
ウンタ動作となる。
試験時には、まず第2のモードすなわちシフトレジスタ
モードとして動作させ * 0 〃% 1. 〃のf
−タをシフトさせ、外部出力線7より観測する。この動
作により1Dフリツプフロツプのすべての機能のチェッ
クが行える。
モードとして動作させ * 0 〃% 1. 〃のf
−タをシフトさせ、外部出力線7より観測する。この動
作により1Dフリツプフロツプのすべての機能のチェッ
クが行える。
シフトレジスタの動作で確認できない機能は、カウンタ
の反転機能、すなわちDフリップフロップの反転出力と
データ入力端子りとの接続5W41〜S4nと、正転出
力端子Qと次段Dフリップフロップのクロック人力CK
との接続5W22〜S2r+の機能である。
の反転機能、すなわちDフリップフロップの反転出力と
データ入力端子りとの接続5W41〜S4nと、正転出
力端子Qと次段Dフリップフロップのクロック人力CK
との接続5W22〜S2r+の機能である。
これらの機能確認を行うためには、第3のモードを動作
させる。あらかじめシフトレジスタ動作させ、すべての
Dフリップフロップの状態を6/1にしておき、外部ク
ロック入力線Cよりクロックを奇数段のDフリップフロ
ップに供給すると、正常に機能していれば、奇数段目の
フリップフロップの正転出力Qは反転し1“になり、さ
らに偶数段目の正転出力Qは、前段の奇数段目の7リツ
プフロツプの正転出力Qよシクロツクの供給を受け、反
転し11〃となる3、これらの反転のチェックを行うに
は、シフトレジスタのモードにし、シフトレジスタ動作
させ、外部出力線7より、各Dフリップフロップが11
“にセットされているがを観測することにより達せられ
る。
させる。あらかじめシフトレジスタ動作させ、すべての
Dフリップフロップの状態を6/1にしておき、外部ク
ロック入力線Cよりクロックを奇数段のDフリップフロ
ップに供給すると、正常に機能していれば、奇数段目の
フリップフロップの正転出力Qは反転し1“になり、さ
らに偶数段目の正転出力Qは、前段の奇数段目の7リツ
プフロツプの正転出力Qよシクロツクの供給を受け、反
転し11〃となる3、これらの反転のチェックを行うに
は、シフトレジスタのモードにし、シフトレジスタ動作
させ、外部出力線7より、各Dフリップフロップが11
“にセットされているがを観測することにより達せられ
る。
これらの動作により、各Dフリップフロップの反転機能
と奇数段のDフリップフロップの正転出力Qと次段のD
フリップフロップのクロック入力CKとの接続の機能チ
ェックが行えるが、偶数段のDフリップフロップの正転
出力とその次段のDフリップフロップとの接続の機能の
チェックは行えない。
と奇数段のDフリップフロップの正転出力Qと次段のD
フリップフロップのクロック入力CKとの接続の機能チ
ェックが行えるが、偶数段のDフリップフロップの正転
出力とその次段のDフリップフロップとの接続の機能の
チェックは行えない。
この機能のチェックを行うには、第4のモードを動作さ
せる。あらかじめシフトレジスタ動作させ、すべてのD
フリップフロップの値ヲ10“にセットしておき、外部
クロック入力線Cよりクロックを偶数段のDフリップフ
ロップに供給すると、正常に機能していれば偶数段目の
フリップフロップの正転出力Qは反転し気1〃になり、
さらに奇数段目の正転出力Qは、前段の偶数段目のフリ
ップフロップの正転出力Qよりクロックの供給を受は反
転し1〃となる。これらの反転のチェックを行うには、
シフトレジスタ動作させ、外部出方線7より、各Dフリ
ップフロップの値が11“にセットされているかを観測
することにより実現される。
せる。あらかじめシフトレジスタ動作させ、すべてのD
フリップフロップの値ヲ10“にセットしておき、外部
クロック入力線Cよりクロックを偶数段のDフリップフ
ロップに供給すると、正常に機能していれば偶数段目の
フリップフロップの正転出力Qは反転し気1〃になり、
さらに奇数段目の正転出力Qは、前段の偶数段目のフリ
ップフロップの正転出力Qよりクロックの供給を受は反
転し1〃となる。これらの反転のチェックを行うには、
シフトレジスタ動作させ、外部出方線7より、各Dフリ
ップフロップの値が11“にセットされているかを観測
することにより実現される。
第3図におけるスイッチは、実際には論理ゲートあるい
はトランジスタ等でできており、これらのゲート接続手
段とゲート制御手段については、発明の実施例の項で述
べる。
はトランジスタ等でできており、これらのゲート接続手
段とゲート制御手段については、発明の実施例の項で述
べる。
本発明は、上記のように論理回路内に含まれるカウンタ
回路においてゲート接続手段により通常のカウンタ動作
、シフトレジスタ動作、2つの2ビツト力ウンタ動作に
切り換え可能であるという特徴を有し、これら4つのモ
ードにまりカウンタを完全に試験可能であるという特徴
音もっている。
回路においてゲート接続手段により通常のカウンタ動作
、シフトレジスタ動作、2つの2ビツト力ウンタ動作に
切り換え可能であるという特徴を有し、これら4つのモ
ードにまりカウンタを完全に試験可能であるという特徴
音もっている。
し7たがって本発明によれば、第1図に示したカウンタ
で段数inとすると、試験の際2nのテスト系列を必要
とするのと比べると、テスト系列は/フトレジスタ動作
で2×n、カウンタ動作で4と、これらヲ組み合せて使
用しても大幅に少々くてすむという効果がある。
で段数inとすると、試験の際2nのテスト系列を必要
とするのと比べると、テスト系列は/フトレジスタ動作
で2×n、カウンタ動作で4と、これらヲ組み合せて使
用しても大幅に少々くてすむという効果がある。
〔発明の実施f11〕
ここでは、ゲート接続手段とゲート制御手段について述
べる。
べる。
第4図にMOSの伝送ゲートでゲート接続手段す々わち
第3図におけるスイッチを置き換えた構成を示す。12
34はD形フリップフロップ、5はシフトデータ外部入
力線、6は通常動作時のクロック入力線、7は、カウン
タ外部出力線、8はMO8伝送ゲート、Cは、外部クロ
ック入力線、D。
第3図におけるスイッチを置き換えた構成を示す。12
34はD形フリップフロップ、5はシフトデータ外部入
力線、6は通常動作時のクロック入力線、7は、カウン
タ外部出力線、8はMO8伝送ゲート、Cは、外部クロ
ック入力線、D。
CK 、 Q r QはそれぞれD形フリップフロップ
(Df−タ入力端子、クロック入力端子、正転出力、反
転出力、01〜G6はゲート接続手段制御線である。
(Df−タ入力端子、クロック入力端子、正転出力、反
転出力、01〜G6はゲート接続手段制御線である。
m5図にゲート制御回路を示foPJ図においてA、B
はモード制御線、01〜G6はゲート接続手段制御線、
1はANDゲート、2はNANDゲート、34けインバ
ータである。
はモード制御線、01〜G6はゲート接続手段制御線、
1はANDゲート、2はNANDゲート、34けインバ
ータである。
第5図の動作を表1に示す。通常のカウンタ動作時u、
A =O、B=O、シフトレジスタモードではA=l
、B=1..2つの2ビツトカウンタモードでは、A=
O、B=1とA=1.、B=Oとすることにより、第4
図の本発明の実施例における回路を制御することができ
る。
A =O、B=O、シフトレジスタモードではA=l
、B=1..2つの2ビツトカウンタモードでは、A=
O、B=1とA=1.、B=Oとすることにより、第4
図の本発明の実施例における回路を制御することができ
る。
表1
第3図の構成であるとスイッチの数の分だけ外部制御線
が必要であり、外部端子の限られているLSIにおいて
は望ましくない。したがって第4図および第5図の構成
にすれば少ない外部端子数で第3図の構成を実現できる
。
が必要であり、外部端子の限られているLSIにおいて
は望ましくない。したがって第4図および第5図の構成
にすれば少ない外部端子数で第3図の構成を実現できる
。
第1図は、従来の4ビツトカウンタ回路を示す図、第2
図は、第1図におけるクロック波形およびカウンタの各
ビットの正転出力01.02.03.04の出力波形を
示す図、第3図は、本発明の構成全示す図、第4図は本
発明の実施例を示す図、第5図は、本発明の実施例にお
けるモード制御回路を示゛す図。 イ<rllz、4 電管 廿 1ア−1j℃
富6褐 (4〔(兇 )第5図 crl crl r3 l4 G−、に し
図は、第1図におけるクロック波形およびカウンタの各
ビットの正転出力01.02.03.04の出力波形を
示す図、第3図は、本発明の構成全示す図、第4図は本
発明の実施例を示す図、第5図は、本発明の実施例にお
けるモード制御回路を示゛す図。 イ<rllz、4 電管 廿 1ア−1j℃
富6褐 (4〔(兇 )第5図 crl crl r3 l4 G−、に し
Claims (1)
- 【特許請求の範囲】 論理回路内に存在するカウンタ回路においてとのカウン
タ回路がシフトレジスタ動作および前記カウンタ回路の
初段から2ビツトずつの独立なカウンタとして動作し、
また前記カウンタの2段目から2ビツトずつの独立なカ
ウンタとして動作すイ)ように、前記カウンタ回路の各
ピッIf構成するフリップフロップのデータ入力に、そ
のフリップフロップの反転出力と前段のフリップフロッ
プの正転出力とを交互に切り換え可能なゲート接続手段
を有し、さらに上記カウンタ回路の各ビラトラ構成する
フリップフロップのクロック入力に対して前段のフリッ
プフロップの正転出力と外部クロック入力線とを交互に
切り換え可能なゲート接続手段を有し、さらに前記外部
クロック入力線は2本有しており、各フリップフロップ
に対して交互に供給され、試験の際には、シフトレジス
タ接続にしてシフトレジスタ動作させ各フリップフロッ
プの機能の確認を行い、さらに前記カウンタ回路の初段
から2ビツトずつの独立なカウンタとして動作させ、カ
ウンタの反転機能とフリップフロップの正転出力から次
段クロック入力への接続機能の確認を行い、 さらに前記カウンタ回路の2段目から2ビツトずつの独
立なカウンタとして動作させ、前記初段から2ビツトず
つの独立なカウンタ動作で機能確認できない2ビツトカ
ウンタの正転出力から次段2ビツトカウンタの前段のフ
リップフロップのクロック入力の接続機能の確認を行う
ことを特徴とする試験容易化された論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57223982A JPS59115621A (ja) | 1982-12-22 | 1982-12-22 | 論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57223982A JPS59115621A (ja) | 1982-12-22 | 1982-12-22 | 論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59115621A true JPS59115621A (ja) | 1984-07-04 |
Family
ID=16806718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57223982A Pending JPS59115621A (ja) | 1982-12-22 | 1982-12-22 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59115621A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63503481A (ja) * | 1986-06-18 | 1988-12-15 | ヒユーズ・エアクラフト・カンパニー | マルチモードカウンタ回路網 |
JPS63503588A (ja) * | 1986-06-18 | 1988-12-22 | ヒユーズ・エアクラフト・カンパニー | ルックアヘッドターミナルカウンタ |
JPH08186486A (ja) * | 1994-12-27 | 1996-07-16 | Nec Corp | カウンタ回路およびカウンタ回路のテスト方法 |
JP2009225323A (ja) * | 2008-03-18 | 2009-10-01 | Sony Corp | Ad変換装置、固体撮像素子、およびカメラシステム |
-
1982
- 1982-12-22 JP JP57223982A patent/JPS59115621A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63503481A (ja) * | 1986-06-18 | 1988-12-15 | ヒユーズ・エアクラフト・カンパニー | マルチモードカウンタ回路網 |
JPS63503588A (ja) * | 1986-06-18 | 1988-12-22 | ヒユーズ・エアクラフト・カンパニー | ルックアヘッドターミナルカウンタ |
JPH08186486A (ja) * | 1994-12-27 | 1996-07-16 | Nec Corp | カウンタ回路およびカウンタ回路のテスト方法 |
JP2009225323A (ja) * | 2008-03-18 | 2009-10-01 | Sony Corp | Ad変換装置、固体撮像素子、およびカメラシステム |
US8130295B2 (en) | 2008-03-18 | 2012-03-06 | Sony Corporation | Analog-to-digital converter, solid-state image pickup device, and camera system |
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