JPH01221686A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01221686A JPH01221686A JP63045905A JP4590588A JPH01221686A JP H01221686 A JPH01221686 A JP H01221686A JP 63045905 A JP63045905 A JP 63045905A JP 4590588 A JP4590588 A JP 4590588A JP H01221686 A JPH01221686 A JP H01221686A
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- test
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- 238000012360 testing method Methods 0.000 claims abstract description 125
- 230000006835 compression Effects 0.000 claims description 33
- 238000007906 compression Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 101100326267 Arabidopsis thaliana BOR2 gene Proteins 0.000 description 1
- 101150033317 BUR2 gene Proteins 0.000 description 1
- 102100027674 CTD small phosphatase-like protein Human genes 0.000 description 1
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- 238000010998 test method Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ゲートアレイ等に搭載する乗算回路等のマクロセルの自
己試験回路を有する半導体集積回路に関し、 被試験回路のテストを高い故障検出率で短時間に、かつ
比較的少いテスト端子を使用して行うことができるとと
もに、自己試験回路自身の良否のテストをも実施可能に
することを目的とし、被試験回路を試験するための試験
パターンを発生するパターン発生回路および該発生した
試験パターンを圧縮するパターン圧縮回路をそなえ、更
に該パターン発生回路およびパターン圧縮回路を所定数
のクロック信号により動作させその際の出力値を検出す
ることにより該パターン発生回路および該パターン圧縮
回路自身の良否を判定する手段を具備することにより構
成される。
己試験回路を有する半導体集積回路に関し、 被試験回路のテストを高い故障検出率で短時間に、かつ
比較的少いテスト端子を使用して行うことができるとと
もに、自己試験回路自身の良否のテストをも実施可能に
することを目的とし、被試験回路を試験するための試験
パターンを発生するパターン発生回路および該発生した
試験パターンを圧縮するパターン圧縮回路をそなえ、更
に該パターン発生回路およびパターン圧縮回路を所定数
のクロック信号により動作させその際の出力値を検出す
ることにより該パターン発生回路および該パターン圧縮
回路自身の良否を判定する手段を具備することにより構
成される。
本発明はゲートアレイ等に搭載するマクロセル(例えば
乗算回路)の自己試験回路を有する半導体集積回路に関
する。
乗算回路)の自己試験回路を有する半導体集積回路に関
する。
最近ゲートアレイ等のセミカスタム・ロジックICへの
マクロセルの搭載の要求が高くなっているが、その際、
該マクロセルの試験方法が問題となっている。これに対
し従来は、(1)、スキャン回路を利用したATGとか
、(2)、マクロセルの入出力端子にセレクタ回路を設
けてテストモードとノーマルモードとの切り換えを行い
、テストモード時には、ICの入出力端子より直接マク
ロセルを操作するという手段で対処してきた。しかしく
1)の方法は、スキャン回路を使用することにより回路
が複雑となって遅延時間が増加し、また(2)の方法は
ICの人出力ピンを多数、テスト用端子として使用する
必要があるという問題点がある。
マクロセルの搭載の要求が高くなっているが、その際、
該マクロセルの試験方法が問題となっている。これに対
し従来は、(1)、スキャン回路を利用したATGとか
、(2)、マクロセルの入出力端子にセレクタ回路を設
けてテストモードとノーマルモードとの切り換えを行い
、テストモード時には、ICの入出力端子より直接マク
ロセルを操作するという手段で対処してきた。しかしく
1)の方法は、スキャン回路を使用することにより回路
が複雑となって遅延時間が増加し、また(2)の方法は
ICの人出力ピンを多数、テスト用端子として使用する
必要があるという問題点がある。
本発明はかかる課題を解決するためになされたもので、
被試験回路のテストを高い故障検出率で短時間に、かつ
比較的少ないテスト端子を使用して行うことができると
ともに、回路設計者(顧客)へマクロセル試験用テスト
データ作成の負担をかけないようにし、しかも自己試験
回路自身の良否のテストをも実施可能としたものである
。
被試験回路のテストを高い故障検出率で短時間に、かつ
比較的少ないテスト端子を使用して行うことができると
ともに、回路設計者(顧客)へマクロセル試験用テスト
データ作成の負担をかけないようにし、しかも自己試験
回路自身の良否のテストをも実施可能としたものである
。
上記課題を解決するために本発明においては、被試験回
路を試験するための試験パターンを発生するパターン発
生回路および該発生した試験パターンを圧縮するパター
ン圧縮回路をそなえ、更に該パターン発生回路およびパ
ターン圧縮回路を所定のクロック信号により動作させそ
の際の出力値を検出することにより該パターン発生回路
および該パターン圧縮回路自身の良否を判定する手段を
具備した、半導体集積回路が提供される。
路を試験するための試験パターンを発生するパターン発
生回路および該発生した試験パターンを圧縮するパター
ン圧縮回路をそなえ、更に該パターン発生回路およびパ
ターン圧縮回路を所定のクロック信号により動作させそ
の際の出力値を検出することにより該パターン発生回路
および該パターン圧縮回路自身の良否を判定する手段を
具備した、半導体集積回路が提供される。
上記構成によれば、被試験回路のテストを高い故障検出
率で短時間に、かつ比較的少ないテスト用端子を使用し
て行うことができ、しかも自己試験回路(パターン発生
回路およびパターン圧縮回路)自身の良否のテストをも
実施することができる。
率で短時間に、かつ比較的少ないテスト用端子を使用し
て行うことができ、しかも自己試験回路(パターン発生
回路およびパターン圧縮回路)自身の良否のテストをも
実施することができる。
第1図は本発明にかかる自己試験回路を有する半導体集
積回路の全体構成を示すもので、該第1図中、BIST
1はテストモードとノーマルモードとの切換を行うモ
ードコントロール回路、BIST2はマクロセル(すな
わち被試験回路T)試験用のテストパターン発生回路、
BIST3は該テストパターンによりテストされる被試
験回路Tからの出力信号値を圧縮するためのパターン圧
縮回路である。
積回路の全体構成を示すもので、該第1図中、BIST
1はテストモードとノーマルモードとの切換を行うモ
ードコントロール回路、BIST2はマクロセル(すな
わち被試験回路T)試験用のテストパターン発生回路、
BIST3は該テストパターンによりテストされる被試
験回路Tからの出力信号値を圧縮するためのパターン圧
縮回路である。
なお図中には被試験回路Tとして、mビットのデータと
nビットのデータを入力して、(m+n)ビットのデー
タを出力する乗算器回路が示されている。
nビットのデータを入力して、(m+n)ビットのデー
タを出力する乗算器回路が示されている。
更に第1図中M1.M2は該モードコントロール回路に
接続される外部入力ピンでモードコントロール端子とし
て使用され、A1乃至AnおよびB1乃至Bmは、外部
入力ピンから該テストパターン発生回路に接続されるデ
ータバスを通して入力されるnビットおよびmビットの
入力データ、またCKは所定の外部入力ピンから該テス
トパターン発生回路およびパターン圧縮回路に入力され
るクロック信号である。更にC1乃至C(m+n)は該
被試験回路Tの出力側に接続されたデータバスで、ノー
マルモード時にふける被試験回路Tの出力が回路内部へ
伝達される。またP/Fは上記パターン圧縮回路BIS
T3に接続された外部出力ピンで、以下で述べるステッ
プ1において、自己試験回路BI37回路)自身の良否
を試験する際にその良否の結果を判定するための信号が
出力され、更にステップ4において被試験回路Tの試験
結果を判定するための信号が出力される。
接続される外部入力ピンでモードコントロール端子とし
て使用され、A1乃至AnおよびB1乃至Bmは、外部
入力ピンから該テストパターン発生回路に接続されるデ
ータバスを通して入力されるnビットおよびmビットの
入力データ、またCKは所定の外部入力ピンから該テス
トパターン発生回路およびパターン圧縮回路に入力され
るクロック信号である。更にC1乃至C(m+n)は該
被試験回路Tの出力側に接続されたデータバスで、ノー
マルモード時にふける被試験回路Tの出力が回路内部へ
伝達される。またP/Fは上記パターン圧縮回路BIS
T3に接続された外部出力ピンで、以下で述べるステッ
プ1において、自己試験回路BI37回路)自身の良否
を試験する際にその良否の結果を判定するための信号が
出力され、更にステップ4において被試験回路Tの試験
結果を判定するための信号が出力される。
上記第1図に示される回路によって被試験回路Tを試験
する過程を概略的に説明すると次のとおりである。
する過程を概略的に説明すると次のとおりである。
先ず第1ステツプとして、モードコントロール回路BI
ST 1より出力されるモードコントロール信号により
、回路を自己試験回路自身の試験モード(モード1)と
し、上記テストパターン発生回路BIST 2およびパ
ターン圧縮回路BIST3が正常動作するか否かを確認
する。すなわち被試験回路Tの試験を行なうのに先立っ
て、8137回路(BIST 2 、によびBIST
3 )自身の試験を行うもので、クロック信号CKが入
力されるテストパターン発生回路BIST 2からBI
ST回路テスト用信号が出力され、更に該BISTテス
ト用信号がパターン圧縮回路BIST 3に入力され、
その出力側に接続された外部出力ピンP/Fにおいて、
これらの8137回路の良否の結果が判定される。
ST 1より出力されるモードコントロール信号により
、回路を自己試験回路自身の試験モード(モード1)と
し、上記テストパターン発生回路BIST 2およびパ
ターン圧縮回路BIST3が正常動作するか否かを確認
する。すなわち被試験回路Tの試験を行なうのに先立っ
て、8137回路(BIST 2 、によびBIST
3 )自身の試験を行うもので、クロック信号CKが入
力されるテストパターン発生回路BIST 2からBI
ST回路テスト用信号が出力され、更に該BISTテス
ト用信号がパターン圧縮回路BIST 3に入力され、
その出力側に接続された外部出力ピンP/Fにおいて、
これらの8137回路の良否の結果が判定される。
次に第2ステツプとして、該モードコントロール信号に
より回路を被試験回路Tの試験モード(モード2)とし
、上記テストパターン発生回路に上記クロック信号CK
を順次人力させて動作させ、その出力側からデータバス
を介して該被試験回路Tの全入力ピンにすべての“1”
・ “0”の組合せパターンを順次入力させる。この第
2ステ・ツブと並行して行われる第3ステツプで、該被
試験回路Tよりの出力信号値(2”″のパターン数から
なる)を上記パターン圧縮回路に入力し、そのパターン
数を所定のパターン数に圧縮する。なお該パターン圧縮
回路の動作も上記クロック信号CKによって行われる。
より回路を被試験回路Tの試験モード(モード2)とし
、上記テストパターン発生回路に上記クロック信号CK
を順次人力させて動作させ、その出力側からデータバス
を介して該被試験回路Tの全入力ピンにすべての“1”
・ “0”の組合せパターンを順次入力させる。この第
2ステ・ツブと並行して行われる第3ステツプで、該被
試験回路Tよりの出力信号値(2”″のパターン数から
なる)を上記パターン圧縮回路に入力し、そのパターン
数を所定のパターン数に圧縮する。なお該パターン圧縮
回路の動作も上記クロック信号CKによって行われる。
その後、第4ステツプとして回路を再び上記モード1に
設定し、該パターン圧縮回路により圧縮された所定のパ
ターン数の信号値を、該外部出力ピンP/Fを介して1
ビツトづつ読出し、該被試験回路Tの良否判定が行われ
る。な詔この読出し動作も上記クロック信号CKに同期
して行われる。
設定し、該パターン圧縮回路により圧縮された所定のパ
ターン数の信号値を、該外部出力ピンP/Fを介して1
ビツトづつ読出し、該被試験回路Tの良否判定が行われ
る。な詔この読出し動作も上記クロック信号CKに同期
して行われる。
第2図は上記第1図におけるモードコントロール回路B
ISTIの具体例を示す回路図であって、インバータ1
.、I2およびアンドゲートA、乃至A3からなり、モ
ードコントロール端子M l、M2から人力される信号
値に応じて該アンドゲートA1乃至A3の何れかの出力
側が1”となり、モード1乃至3のいづれかが設定され
る。なお本試験回路を動作させるにはくすなわちテスト
モードとしては)、モード1とモード2とが使用され、
モード3はノーマルモード用であり、該モード3が設定
されたときはインバータI3により該試験回路にクリヤ
信号CLが供給される。
ISTIの具体例を示す回路図であって、インバータ1
.、I2およびアンドゲートA、乃至A3からなり、モ
ードコントロール端子M l、M2から人力される信号
値に応じて該アンドゲートA1乃至A3の何れかの出力
側が1”となり、モード1乃至3のいづれかが設定され
る。なお本試験回路を動作させるにはくすなわちテスト
モードとしては)、モード1とモード2とが使用され、
モード3はノーマルモード用であり、該モード3が設定
されたときはインバータI3により該試験回路にクリヤ
信号CLが供給される。
上述したように本試験回路では、先ず第1ステツプとし
てBIST回路自身(すなわちテストパターン発生回路
BIST 2およびパターン圧縮回路BIST 3 ”
)の試験が行われる。
てBIST回路自身(すなわちテストパターン発生回路
BIST 2およびパターン圧縮回路BIST 3 ”
)の試験が行われる。
第3図は上記テストパターン発生回路の具体例を示すも
ので、上記ステップ1を実行する際には、上記モード1
(端子Ml 、M2からそれぞれ信号“1″を供給す
る)が設定されることにより、アンドゲートA、1が開
くようになる。一方、クロック信号CKがnビットカウ
ンタC1lに順次入力されるとともに、上記アントゲ−
)A++およびオアゲートOIIを介してmビットカウ
ンタC12にもMクロック信号CKが入力され、これら
2つのカウンタC11,C12が該クロック信号CKに
より並列的に同時に動作する。なお第3図に示される具
体例では上述したようにカウンタが2個設けられている
が、これは被試験回路(この例では乗算回路)のビット
数が多い(例えば(m+n)≧12)場合の対処の仕方
であり(この場合、mとnをほぼ等しい値にする)、該
ビット数が少なければ(m+n)ビットカウンタを1個
設ければよい。またカウンタのイニシャライズのために
、本モード1に先立ってモード3 (ノーマルモード)
の状態にすることが必要である。
ので、上記ステップ1を実行する際には、上記モード1
(端子Ml 、M2からそれぞれ信号“1″を供給す
る)が設定されることにより、アンドゲートA、1が開
くようになる。一方、クロック信号CKがnビットカウ
ンタC1lに順次入力されるとともに、上記アントゲ−
)A++およびオアゲートOIIを介してmビットカウ
ンタC12にもMクロック信号CKが入力され、これら
2つのカウンタC11,C12が該クロック信号CKに
より並列的に同時に動作する。なお第3図に示される具
体例では上述したようにカウンタが2個設けられている
が、これは被試験回路(この例では乗算回路)のビット
数が多い(例えば(m+n)≧12)場合の対処の仕方
であり(この場合、mとnをほぼ等しい値にする)、該
ビット数が少なければ(m+n)ビットカウンタを1個
設ければよい。またカウンタのイニシャライズのために
、本モード1に先立ってモード3 (ノーマルモード)
の状態にすることが必要である。
このようにして上記各カウンタC1l、 C12が該ク
ロック信号CKにより動作し、該各カウンタが正しく動
作していれば、該カウンタC1lの最上位ビットMSB
は該カウンタC1lがフルカウントになったとき1”と
なり、同様に該カウンタC12の最上位ビットMSBも
該カウンタC12がフルカウントとなったとき1”とな
るから、今仮にm =’nとすれば、2ta−1番目お
よび2″番目のクロック信号入力時に、上記各最上位ビ
ットが入力されるアンドゲートA13から出力されるB
IST−テスト信号がそれぞれ1′″お′よび“0″と
なり、次いで該BIST−テスト信号が第4図に示され
るパターン圧縮回路BIST3に入力される。
ロック信号CKにより動作し、該各カウンタが正しく動
作していれば、該カウンタC1lの最上位ビットMSB
は該カウンタC1lがフルカウントになったとき1”と
なり、同様に該カウンタC12の最上位ビットMSBも
該カウンタC12がフルカウントとなったとき1”とな
るから、今仮にm =’nとすれば、2ta−1番目お
よび2″番目のクロック信号入力時に、上記各最上位ビ
ットが入力されるアンドゲートA13から出力されるB
IST−テスト信号がそれぞれ1′″お′よび“0″と
なり、次いで該BIST−テスト信号が第4図に示され
るパターン圧縮回路BIST3に入力される。
ここで該パターン圧縮回路BIST 3には第4図に示
されるように、(m+n)個の線形フィードバックシフ
トレジスタLPSR1乃至LPSR(m+n)が設けら
れており、該各シフトレジスタLPSRは例えば第5図
に示されるようにクロック信号CKに同期して動作する
。
されるように、(m+n)個の線形フィードバックシフ
トレジスタLPSR1乃至LPSR(m+n)が設けら
れており、該各シフトレジスタLPSRは例えば第5図
に示されるようにクロック信号CKに同期して動作する
。
したがって上記BIST−テスト信号が先ず該シフトレ
ジスタLFSR1のD2端子に入力されると、該クロッ
ク信号CKによりその出力側OUTにその入力信号値が
出力され、次のシフトレジスタLPSR2のD2端子に
入力される。以下、順次同様の動作を繰返し、該各シフ
トレジスタLPSRが正しく動作すれば(m+n)個(
したがってm=nの場合には2m個)のクロック信号C
Kによって、該シフトレジスタLPSR1に人力された
信号値がそのまま、該シフトレジスタLPSR(n+m
)の出力側OUTから外部出力端子P/Fへ出力される
。
ジスタLFSR1のD2端子に入力されると、該クロッ
ク信号CKによりその出力側OUTにその入力信号値が
出力され、次のシフトレジスタLPSR2のD2端子に
入力される。以下、順次同様の動作を繰返し、該各シフ
トレジスタLPSRが正しく動作すれば(m+n)個(
したがってm=nの場合には2m個)のクロック信号C
Kによって、該シフトレジスタLPSR1に人力された
信号値がそのまま、該シフトレジスタLPSR(n+m
)の出力側OUTから外部出力端子P/Fへ出力される
。
したがって上記テストパターン発生回路およびパターン
圧縮回路を試験するにあたり、上述したようにm=nの
場合には、クロック信号を(2′″+2m)個人力させ
、その際、(2”−’ +2m)番目のクロック入力時
に上記P/F端子よりの出力信号値が“1”となり、更
に(2”+2m)番目のクロック信号入力時に上記P/
F端子よりの出力信号値が“0″となれば、該テストパ
ターン発生回路およびパターン圧縮回路が良品であると
判定される。なお上記の場合は、m=nの場合について
、その試験結果の判定の仕方を述べたが、mキnの場合
でも上記テストパターン発生回路およびパターン圧縮回
路を介して、所定数のクロック信号供給時に、予めシュ
ミレーション等により決定された所定パターンの旧ST
−テスト信号が上記P/F端子より順次出力されるか否
かにより、上記各BI37回路の良否を判定することが
できる。
圧縮回路を試験するにあたり、上述したようにm=nの
場合には、クロック信号を(2′″+2m)個人力させ
、その際、(2”−’ +2m)番目のクロック入力時
に上記P/F端子よりの出力信号値が“1”となり、更
に(2”+2m)番目のクロック信号入力時に上記P/
F端子よりの出力信号値が“0″となれば、該テストパ
ターン発生回路およびパターン圧縮回路が良品であると
判定される。なお上記の場合は、m=nの場合について
、その試験結果の判定の仕方を述べたが、mキnの場合
でも上記テストパターン発生回路およびパターン圧縮回
路を介して、所定数のクロック信号供給時に、予めシュ
ミレーション等により決定された所定パターンの旧ST
−テスト信号が上記P/F端子より順次出力されるか否
かにより、上記各BI37回路の良否を判定することが
できる。
次いでステップ2を実行する際には、上記モード2を設
定しく端子M1から信号“1”、端子M2から信号“0
”を供給する)、これにより第3図に示されるテストパ
ターン発生回路にふけるアントゲ−)At□側を開き、
上記nビットカウンタC1lの最上位ビットMSB側か
らインバータ11□および該アンドゲートA12、更に
はオアゲート0□を介して上記mビットカウンタC12
のクロック端子CKに至る回路が形成され、その結果、
該テストパターン発生回路の各カウンタC1lおよびC
12に2fi+0個のクロック信号GKを供給すること
により、該クロック信号の発生毎に該nビットカウンタ
C1lおよびmビットカウンタC12の各ビットの出力
信号が、アントゲ−)AA+2乃至AA、2およびAB
+□乃至A8.2を通り(この場合、これらのアンドゲ
ートはモード2が設定されていることにより開くように
なる)、更にオアゲートOA、、・・・OA、、および
OBl、・・・OB、を通過して、所定のデータA1乃
至AnおよびB1乃至Bmとして、被試験回路Tの全人
力ピンに供給される。
定しく端子M1から信号“1”、端子M2から信号“0
”を供給する)、これにより第3図に示されるテストパ
ターン発生回路にふけるアントゲ−)At□側を開き、
上記nビットカウンタC1lの最上位ビットMSB側か
らインバータ11□および該アンドゲートA12、更に
はオアゲート0□を介して上記mビットカウンタC12
のクロック端子CKに至る回路が形成され、その結果、
該テストパターン発生回路の各カウンタC1lおよびC
12に2fi+0個のクロック信号GKを供給すること
により、該クロック信号の発生毎に該nビットカウンタ
C1lおよびmビットカウンタC12の各ビットの出力
信号が、アントゲ−)AA+2乃至AA、2およびAB
+□乃至A8.2を通り(この場合、これらのアンドゲ
ートはモード2が設定されていることにより開くように
なる)、更にオアゲートOA、、・・・OA、、および
OBl、・・・OB、を通過して、所定のデータA1乃
至AnおよびB1乃至Bmとして、被試験回路Tの全人
力ピンに供給される。
この場合、該テストパターン発生回路を構成する各カウ
ンタC1lおよびC12の出力側からは、上記2fi+
0個のクロック信号CKの供給により、該クロック信号
の発生毎に全体として2fi+0のテストパターン数を
発生させることができ、該被試験回路の全入力ピンにす
べての“1”・ “0”の組合せ状態を設定することが
できる。なお、この間、外部人力ピンに接続されたデー
タバスを介してノーマルモード時に、アントゲ−)AA
++乃至AAhlおよびAB++乃至AB−+に入力さ
れるデータA1乃至AnおよびB1乃至Bmは所定のレ
ベルに固定されており、また上記モード2の設定時には
、インバータr+sを介して上記各アントゲ−)AA+
+乃至AAh、およびAB++乃至ABfi、は閉じら
れている。
ンタC1lおよびC12の出力側からは、上記2fi+
0個のクロック信号CKの供給により、該クロック信号
の発生毎に全体として2fi+0のテストパターン数を
発生させることができ、該被試験回路の全入力ピンにす
べての“1”・ “0”の組合せ状態を設定することが
できる。なお、この間、外部人力ピンに接続されたデー
タバスを介してノーマルモード時に、アントゲ−)AA
++乃至AAhlおよびAB++乃至AB−+に入力さ
れるデータA1乃至AnおよびB1乃至Bmは所定のレ
ベルに固定されており、また上記モード2の設定時には
、インバータr+sを介して上記各アントゲ−)AA+
+乃至AAh、およびAB++乃至ABfi、は閉じら
れている。
このようにして各クロック信号により発生した2 ma
n個のテストパターンを順次、該被試験回路Tに入力さ
せ、それによる該被試験回路の出力信号値をそのままテ
ストする場合には、上述したように被試験回路の全人力
ピンにすべての“1”。
n個のテストパターンを順次、該被試験回路Tに入力さ
せ、それによる該被試験回路の出力信号値をそのままテ
ストする場合には、上述したように被試験回路の全人力
ピンにすべての“1”。
“0”の組合せの状態を設定する所謂全人力総当り法(
Exhaust ive法)により、該被試験回路Tの
故障検出率を100%とすることができるが、反面その
テストに時間を要し、更に回路全体としてのゲート数の
増加などの問題をもたらすことになる。
Exhaust ive法)により、該被試験回路Tの
故障検出率を100%とすることができるが、反面その
テストに時間を要し、更に回路全体としてのゲート数の
増加などの問題をもたらすことになる。
そこで本発明では、更にステップ3として、第4図に示
されるように該被試験回路からの出力信号A1乃至An
およびB1乃至Bmを、パターン圧縮回路に設けられた
線形フィードバックシフトレジスタLFSR1乃至LP
SR(n+m)の各D1端子に入力させ、所定のパター
ン圧縮が行われる。なおこのステップ3は上記ステップ
2と並行して同時に(すなわちモード2で)上記クロッ
ク信号CKと同期して実行される。
されるように該被試験回路からの出力信号A1乃至An
およびB1乃至Bmを、パターン圧縮回路に設けられた
線形フィードバックシフトレジスタLFSR1乃至LP
SR(n+m)の各D1端子に入力させ、所定のパター
ン圧縮が行われる。なおこのステップ3は上記ステップ
2と並行して同時に(すなわちモード2で)上記クロッ
ク信号CKと同期して実行される。
第5図は、上記線形フィードバックシフトレジスタLP
SRの具体例を示すもので、EOR回路BUR2、イン
バータ■、;アンドゲートA21 + A22およびオ
アゲ’)012により信号選択回路が形成され、モード
1が設定されているときにはそのD2端子に入力される
BIST−テスト信号がオアゲート012の出力側に供
給され、それ以外のとき(すなわちモード2設定時)に
は、そのD1端子に人力される上記被試験回路からの出
力信号がEOR回路回路R2およびアンドゲートA22
を介してオアゲ−)O,の出力側に供給される。なおオ
アゲート012の出力側には所定数のDフリップフロッ
プ(本例では4個のDフリップフロップOFF 1乃至
DFF 4)が接続され、クロック信号CKに同期して
動作するようにされる。なお該DフリップフロップDF
F 3 オよびDFF 4 ノ各出力がEOR回路回路
R1を介して上記EOR回路BOR2側にフィードバッ
クされるとともに、該OFF 4の出力側から出力端子
OUTがとり出される。
SRの具体例を示すもので、EOR回路BUR2、イン
バータ■、;アンドゲートA21 + A22およびオ
アゲ’)012により信号選択回路が形成され、モード
1が設定されているときにはそのD2端子に入力される
BIST−テスト信号がオアゲート012の出力側に供
給され、それ以外のとき(すなわちモード2設定時)に
は、そのD1端子に人力される上記被試験回路からの出
力信号がEOR回路回路R2およびアンドゲートA22
を介してオアゲ−)O,の出力側に供給される。なおオ
アゲート012の出力側には所定数のDフリップフロッ
プ(本例では4個のDフリップフロップOFF 1乃至
DFF 4)が接続され、クロック信号CKに同期して
動作するようにされる。なお該DフリップフロップDF
F 3 オよびDFF 4 ノ各出力がEOR回路回路
R1を介して上記EOR回路BOR2側にフィードバッ
クされるとともに、該OFF 4の出力側から出力端子
OUTがとり出される。
かかる構成よりなる各線形フィードバックシフトレジス
タに、上記ステップ2で各クロック信号発生毎に生成さ
れる被試験回路Tの各自力信号A1乃至AnおよびB1
乃至Bmを、該ステップ2と並行して行われるステップ
3において順次、該各シフトレジスタLPSR1乃至L
FSR’(n + m)のD1端子に入力させることに
より、上記2 a4″″個の発生パターン数を4 (m
+n)のパターン数(上記各シフトレジスタしPSR1
乃至LPSR(n+m)をそれぞれ上述したように4個
のDフリップフロップからなる4ビツトのシフトレジス
タとして構成した場合)に圧縮することができ、かかる
圧縮されたパターンによっ該被試験回路の合否テストを
行う(後述のステップ4により)ことにより、テスト時
間の短縮と回路の簡易化とを図ることができる。なお上
記パターン圧縮を行ったことによす る故障検出率の低下は、理論上−(ただしN2H は上記各シフトレジスタLPSRのビット数)となり、
図示される4ビツトのシフトレジスタを用いた場合には
− (6,3%)となる。したがって該各シフトレジス
タLPSRのビット数(換言すればDフリップフロップ
の個数)は、該所要のテスト時間、ゲート数、更には故
障検出率の低下の度合などを考慮して所定の値(例えば
上記4)に設定される。
タに、上記ステップ2で各クロック信号発生毎に生成さ
れる被試験回路Tの各自力信号A1乃至AnおよびB1
乃至Bmを、該ステップ2と並行して行われるステップ
3において順次、該各シフトレジスタLPSR1乃至L
FSR’(n + m)のD1端子に入力させることに
より、上記2 a4″″個の発生パターン数を4 (m
+n)のパターン数(上記各シフトレジスタしPSR1
乃至LPSR(n+m)をそれぞれ上述したように4個
のDフリップフロップからなる4ビツトのシフトレジス
タとして構成した場合)に圧縮することができ、かかる
圧縮されたパターンによっ該被試験回路の合否テストを
行う(後述のステップ4により)ことにより、テスト時
間の短縮と回路の簡易化とを図ることができる。なお上
記パターン圧縮を行ったことによす る故障検出率の低下は、理論上−(ただしN2H は上記各シフトレジスタLPSRのビット数)となり、
図示される4ビツトのシフトレジスタを用いた場合には
− (6,3%)となる。したがって該各シフトレジス
タLPSRのビット数(換言すればDフリップフロップ
の個数)は、該所要のテスト時間、ゲート数、更には故
障検出率の低下の度合などを考慮して所定の値(例えば
上記4)に設定される。
その後、上記ステップ4を実行するにあたり、再び回路
をモード1に設定し、上述のようにして該パターン圧縮
回路により例えば4 (m+n)個に圧縮されたパター
ンを、該シフトレジスタLPSR(n+m)の出力側に
接続された出力端子P/Fから1ビツトづつ順次読み出
し、例えば4 (m+n)個のクロック信号によって上
記圧縮されたパターンを上記P/F端子からすべて読み
出して、該被試験回路の合否判定が行われる。なおその
場合の出力期待値は予めシニミレーションによって求め
ておく。なおその後、回路をモード3(ノーマルモード
)に設定し、他の回路部分のテストなどを行うこともで
きる。
をモード1に設定し、上述のようにして該パターン圧縮
回路により例えば4 (m+n)個に圧縮されたパター
ンを、該シフトレジスタLPSR(n+m)の出力側に
接続された出力端子P/Fから1ビツトづつ順次読み出
し、例えば4 (m+n)個のクロック信号によって上
記圧縮されたパターンを上記P/F端子からすべて読み
出して、該被試験回路の合否判定が行われる。なおその
場合の出力期待値は予めシニミレーションによって求め
ておく。なおその後、回路をモード3(ノーマルモード
)に設定し、他の回路部分のテストなどを行うこともで
きる。
本発明によれば比較的簡単な回路で試験回路を構成する
ことができ、テスト用信号ビンとしては4個のみ(M、
、M2.CKおよびP/F用端子のみでよくそのうちC
K、 P/Fは信号用ピンと共用可能)でよく、被試験
回路数が増してもモードコントロール用端子を1〜2ピ
ン増せば対処可能である。
ことができ、テスト用信号ビンとしては4個のみ(M、
、M2.CKおよびP/F用端子のみでよくそのうちC
K、 P/Fは信号用ピンと共用可能)でよく、被試験
回路数が増してもモードコントロール用端子を1〜2ピ
ン増せば対処可能である。
また被試験回路部分の遅延時間の増加はゲート数段程度
(約1〜2 NS、 )にすぎない。また被試験回路の
動作がよく判らなくても容易に故障検出率の高いテスト
データが作成できる。更に自己テスト方式により実行可
能であるためテストデータが容易に作成しうるとともに
、自己試験回路自身の良否のテストをも実施することが
できる。
(約1〜2 NS、 )にすぎない。また被試験回路の
動作がよく判らなくても容易に故障検出率の高いテスト
データが作成できる。更に自己テスト方式により実行可
能であるためテストデータが容易に作成しうるとともに
、自己試験回路自身の良否のテストをも実施することが
できる。
第1図は、本発明回路の基本構成を示すブロック図、
第2図は、第1図におけるモードコントロール回路の具
体例を示す図、 第3図は、第1図におけるテストパターン発生回路の具
体例を示す図、 第4図は、第1図におけるパターン圧縮回路の具体例を
示す図、 第5図は、第4図における線形フィードバックシフトレ
ジスタの具体例を示す回路図である。 (符号の説明) BIST 1・・・モードコントロール回路、BIST
2・・・テストパターン発生回路、BIST3・・・
パターン圧縮回路、 T・・・被試験回路、 LPSR・・・線形フィードバックシフトレジスタ、P
/F・・・良否判定用外部出力ピン。
体例を示す図、 第3図は、第1図におけるテストパターン発生回路の具
体例を示す図、 第4図は、第1図におけるパターン圧縮回路の具体例を
示す図、 第5図は、第4図における線形フィードバックシフトレ
ジスタの具体例を示す回路図である。 (符号の説明) BIST 1・・・モードコントロール回路、BIST
2・・・テストパターン発生回路、BIST3・・・
パターン圧縮回路、 T・・・被試験回路、 LPSR・・・線形フィードバックシフトレジスタ、P
/F・・・良否判定用外部出力ピン。
Claims (1)
- 【特許請求の範囲】 1、被試験回路を試験するための試験パターンを発生す
るパターン発生回路および該発生した試験パターンを圧
縮するパターン圧縮回路をそなえ、更に該パターン発生
回路およびパターン圧縮回路を所定数のクロック信号に
より動作させその際の出力値を検出することにより該パ
ターン発生回路および該パターン圧縮回路自身の良否を
判定する手段を具備することを特徴とする半導体集積回
路。 2、モードコントロール回路を更にそなえ、該パターン
発生回路および該パターン圧縮回路自身の良否を判定す
るステップと、該パターン発生回路から該試験パターン
を発生させ、かつ該発生した試験パターンを該パターン
圧縮回路によりパターン圧縮するステップとの切換えが
、該モードコントロール回路により行われる、請求項1
に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63045905A JPH01221686A (ja) | 1988-03-01 | 1988-03-01 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63045905A JPH01221686A (ja) | 1988-03-01 | 1988-03-01 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01221686A true JPH01221686A (ja) | 1989-09-05 |
Family
ID=12732262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63045905A Pending JPH01221686A (ja) | 1988-03-01 | 1988-03-01 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01221686A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999030176A1 (fr) * | 1997-12-09 | 1999-06-17 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede de diagnostic de circuit logique |
US6445205B1 (en) | 1998-11-26 | 2002-09-03 | Telefonaktiebolaget Lm Ericsson | Method of testing integrated circuits |
-
1988
- 1988-03-01 JP JP63045905A patent/JPH01221686A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999030176A1 (fr) * | 1997-12-09 | 1999-06-17 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede de diagnostic de circuit logique |
US6445205B1 (en) | 1998-11-26 | 2002-09-03 | Telefonaktiebolaget Lm Ericsson | Method of testing integrated circuits |
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