JPH01221686A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01221686A JPH01221686A JP63045905A JP4590588A JPH01221686A JP H01221686 A JPH01221686 A JP H01221686A JP 63045905 A JP63045905 A JP 63045905A JP 4590588 A JP4590588 A JP 4590588A JP H01221686 A JPH01221686 A JP H01221686A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000012360 testing method Methods 0.000 claims abstract description 125
- 230000006835 compression Effects 0.000 claims description 33
- 238000007906 compression Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 101100326267 Arabidopsis thaliana BOR2 gene Proteins 0.000 description 1
- 101150033317 BUR2 gene Proteins 0.000 description 1
- 102100027674 CTD small phosphatase-like protein Human genes 0.000 description 1
- 101000725950 Homo sapiens CTD small phosphatase-like protein Proteins 0.000 description 1
- 101100028962 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PDR1 gene Proteins 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ゲートアレイ等に搭載する乗算回路等のマクロセルの自
己試験回路を有する半導体集積回路に関し、 被試験回路のテストを高い故障検出率で短時間に、かつ
比較的少いテスト端子を使用して行うことができるとと
もに、自己試験回路自身の良否のテストをも実施可能に
することを目的とし、被試験回路を試験するための試験
パターンを発生するパターン発生回路および該発生した
試験パターンを圧縮するパターン圧縮回路をそなえ、更
に該パターン発生回路およびパターン圧縮回路を所定数
のクロック信号により動作させその際の出力値を検出す
ることにより該パターン発生回路および該パターン圧縮
回路自身の良否を判定する手段を具備することにより構
成される。
己試験回路を有する半導体集積回路に関し、 被試験回路のテストを高い故障検出率で短時間に、かつ
比較的少いテスト端子を使用して行うことができるとと
もに、自己試験回路自身の良否のテストをも実施可能に
することを目的とし、被試験回路を試験するための試験
パターンを発生するパターン発生回路および該発生した
試験パターンを圧縮するパターン圧縮回路をそなえ、更
に該パターン発生回路およびパターン圧縮回路を所定数
のクロック信号により動作させその際の出力値を検出す
ることにより該パターン発生回路および該パターン圧縮
回路自身の良否を判定する手段を具備することにより構
成される。
本発明はゲートアレイ等に搭載するマクロセル（例えば
乗算回路）の自己試験回路を有する半導体集積回路に関
する。
乗算回路）の自己試験回路を有する半導体集積回路に関
する。
最近ゲートアレイ等のセミカスタム・ロジックＩＣへの
マクロセルの搭載の要求が高くなっているが、その際、
該マクロセルの試験方法が問題となっている。これに対
し従来は、（１）、スキャン回路を利用したＡＴＧとか
、（２）、マクロセルの入出力端子にセレクタ回路を設
けてテストモードとノーマルモードとの切り換えを行い
、テストモード時には、ＩＣの入出力端子より直接マク
ロセルを操作するという手段で対処してきた。しかしく
１）の方法は、スキャン回路を使用することにより回路
が複雑となって遅延時間が増加し、また（２）の方法は
ＩＣの人出力ピンを多数、テスト用端子として使用する
必要があるという問題点がある。
マクロセルの搭載の要求が高くなっているが、その際、
該マクロセルの試験方法が問題となっている。これに対
し従来は、（１）、スキャン回路を利用したＡＴＧとか
、（２）、マクロセルの入出力端子にセレクタ回路を設
けてテストモードとノーマルモードとの切り換えを行い
、テストモード時には、ＩＣの入出力端子より直接マク
ロセルを操作するという手段で対処してきた。しかしく
１）の方法は、スキャン回路を使用することにより回路
が複雑となって遅延時間が増加し、また（２）の方法は
ＩＣの人出力ピンを多数、テスト用端子として使用する
必要があるという問題点がある。
本発明はかかる課題を解決するためになされたもので、
被試験回路のテストを高い故障検出率で短時間に、かつ
比較的少ないテスト端子を使用して行うことができると
ともに、回路設計者（顧客）へマクロセル試験用テスト
データ作成の負担をかけないようにし、しかも自己試験
回路自身の良否のテストをも実施可能としたものである
。
被試験回路のテストを高い故障検出率で短時間に、かつ
比較的少ないテスト端子を使用して行うことができると
ともに、回路設計者（顧客）へマクロセル試験用テスト
データ作成の負担をかけないようにし、しかも自己試験
回路自身の良否のテストをも実施可能としたものである
。
上記課題を解決するために本発明においては、被試験回
路を試験するための試験パターンを発生するパターン発
生回路および該発生した試験パターンを圧縮するパター
ン圧縮回路をそなえ、更に該パターン発生回路およびパ
ターン圧縮回路を所定のクロック信号により動作させそ
の際の出力値を検出することにより該パターン発生回路
および該パターン圧縮回路自身の良否を判定する手段を
具備した、半導体集積回路が提供される。
路を試験するための試験パターンを発生するパターン発
生回路および該発生した試験パターンを圧縮するパター
ン圧縮回路をそなえ、更に該パターン発生回路およびパ
ターン圧縮回路を所定のクロック信号により動作させそ
の際の出力値を検出することにより該パターン発生回路
および該パターン圧縮回路自身の良否を判定する手段を
具備した、半導体集積回路が提供される。
上記構成によれば、被試験回路のテストを高い故障検出
率で短時間に、かつ比較的少ないテスト用端子を使用し
て行うことができ、しかも自己試験回路（パターン発生
回路およびパターン圧縮回路）自身の良否のテストをも
実施することができる。
率で短時間に、かつ比較的少ないテスト用端子を使用し
て行うことができ、しかも自己試験回路（パターン発生
回路およびパターン圧縮回路）自身の良否のテストをも
実施することができる。
第１図は本発明にかかる自己試験回路を有する半導体集
積回路の全体構成を示すもので、該第１図中、ＢＩＳＴ
１はテストモードとノーマルモードとの切換を行うモ
ードコントロール回路、ＢＩＳＴ２はマクロセル（すな
わち被試験回路Ｔ）試験用のテストパターン発生回路、
ＢＩＳＴ３は該テストパターンによりテストされる被試
験回路Ｔからの出力信号値を圧縮するためのパターン圧
縮回路である。
積回路の全体構成を示すもので、該第１図中、ＢＩＳＴ
１はテストモードとノーマルモードとの切換を行うモ
ードコントロール回路、ＢＩＳＴ２はマクロセル（すな
わち被試験回路Ｔ）試験用のテストパターン発生回路、
ＢＩＳＴ３は該テストパターンによりテストされる被試
験回路Ｔからの出力信号値を圧縮するためのパターン圧
縮回路である。
なお図中には被試験回路Ｔとして、ｍビットのデータと
ｎビットのデータを入力して、（ｍ＋ｎ）ビットのデー
タを出力する乗算器回路が示されている。
ｎビットのデータを入力して、（ｍ＋ｎ）ビットのデー
タを出力する乗算器回路が示されている。
更に第１図中Ｍ１．Ｍ２は該モードコントロール回路に
接続される外部入力ピンでモードコントロール端子とし
て使用され、Ａ１乃至ＡｎおよびＢ１乃至Ｂｍは、外部
入力ピンから該テストパターン発生回路に接続されるデ
ータバスを通して入力されるｎビットおよびｍビットの
入力データ、またＣＫは所定の外部入力ピンから該テス
トパターン発生回路およびパターン圧縮回路に入力され
るクロック信号である。更にＣ１乃至Ｃ（ｍ＋ｎ）は該
被試験回路Ｔの出力側に接続されたデータバスで、ノー
マルモード時にふける被試験回路Ｔの出力が回路内部へ
伝達される。またＰ／Ｆは上記パターン圧縮回路ＢＩＳ
Ｔ３に接続された外部出力ピンで、以下で述べるステッ
プ１において、自己試験回路ＢＩ３７回路）自身の良否
を試験する際にその良否の結果を判定するための信号が
出力され、更にステップ４において被試験回路Ｔの試験
結果を判定するための信号が出力される。
接続される外部入力ピンでモードコントロール端子とし
て使用され、Ａ１乃至ＡｎおよびＢ１乃至Ｂｍは、外部
入力ピンから該テストパターン発生回路に接続されるデ
ータバスを通して入力されるｎビットおよびｍビットの
入力データ、またＣＫは所定の外部入力ピンから該テス
トパターン発生回路およびパターン圧縮回路に入力され
るクロック信号である。更にＣ１乃至Ｃ（ｍ＋ｎ）は該
被試験回路Ｔの出力側に接続されたデータバスで、ノー
マルモード時にふける被試験回路Ｔの出力が回路内部へ
伝達される。またＰ／Ｆは上記パターン圧縮回路ＢＩＳ
Ｔ３に接続された外部出力ピンで、以下で述べるステッ
プ１において、自己試験回路ＢＩ３７回路）自身の良否
を試験する際にその良否の結果を判定するための信号が
出力され、更にステップ４において被試験回路Ｔの試験
結果を判定するための信号が出力される。
上記第１図に示される回路によって被試験回路Ｔを試験
する過程を概略的に説明すると次のとおりである。
する過程を概略的に説明すると次のとおりである。
先ず第１ステツプとして、モードコントロール回路ＢＩ
ＳＴ １より出力されるモードコントロール信号により
、回路を自己試験回路自身の試験モード（モード１）と
し、上記テストパターン発生回路ＢＩＳＴ ２およびパ
ターン圧縮回路ＢＩＳＴ３が正常動作するか否かを確認
する。すなわち被試験回路Ｔの試験を行なうのに先立っ
て、８１３７回路（ＢＩＳＴ ２ 、によびＢＩＳＴ
３ ）自身の試験を行うもので、クロック信号ＣＫが入
力されるテストパターン発生回路ＢＩＳＴ ２からＢＩ
ＳＴ回路テスト用信号が出力され、更に該ＢＩＳＴテス
ト用信号がパターン圧縮回路ＢＩＳＴ ３に入力され、
その出力側に接続された外部出力ピンＰ／Ｆにおいて、
これらの８１３７回路の良否の結果が判定される。
ＳＴ １より出力されるモードコントロール信号により
、回路を自己試験回路自身の試験モード（モード１）と
し、上記テストパターン発生回路ＢＩＳＴ ２およびパ
ターン圧縮回路ＢＩＳＴ３が正常動作するか否かを確認
する。すなわち被試験回路Ｔの試験を行なうのに先立っ
て、８１３７回路（ＢＩＳＴ ２ 、によびＢＩＳＴ
３ ）自身の試験を行うもので、クロック信号ＣＫが入
力されるテストパターン発生回路ＢＩＳＴ ２からＢＩ
ＳＴ回路テスト用信号が出力され、更に該ＢＩＳＴテス
ト用信号がパターン圧縮回路ＢＩＳＴ ３に入力され、
その出力側に接続された外部出力ピンＰ／Ｆにおいて、
これらの８１３７回路の良否の結果が判定される。
次に第２ステツプとして、該モードコントロール信号に
より回路を被試験回路Ｔの試験モード（モード２）とし
、上記テストパターン発生回路に上記クロック信号ＣＫ
を順次人力させて動作させ、その出力側からデータバス
を介して該被試験回路Ｔの全入力ピンにすべての“１”
・ “０”の組合せパターンを順次入力させる。この第
２ステ・ツブと並行して行われる第３ステツプで、該被
試験回路Ｔよりの出力信号値（２”″のパターン数から
なる）を上記パターン圧縮回路に入力し、そのパターン
数を所定のパターン数に圧縮する。なお該パターン圧縮
回路の動作も上記クロック信号ＣＫによって行われる。
より回路を被試験回路Ｔの試験モード（モード２）とし
、上記テストパターン発生回路に上記クロック信号ＣＫ
を順次人力させて動作させ、その出力側からデータバス
を介して該被試験回路Ｔの全入力ピンにすべての“１”
・ “０”の組合せパターンを順次入力させる。この第
２ステ・ツブと並行して行われる第３ステツプで、該被
試験回路Ｔよりの出力信号値（２”″のパターン数から
なる）を上記パターン圧縮回路に入力し、そのパターン
数を所定のパターン数に圧縮する。なお該パターン圧縮
回路の動作も上記クロック信号ＣＫによって行われる。
その後、第４ステツプとして回路を再び上記モード１に
設定し、該パターン圧縮回路により圧縮された所定のパ
ターン数の信号値を、該外部出力ピンＰ／Ｆを介して１
ビツトづつ読出し、該被試験回路Ｔの良否判定が行われ
る。な詔この読出し動作も上記クロック信号ＣＫに同期
して行われる。
設定し、該パターン圧縮回路により圧縮された所定のパ
ターン数の信号値を、該外部出力ピンＰ／Ｆを介して１
ビツトづつ読出し、該被試験回路Ｔの良否判定が行われ
る。な詔この読出し動作も上記クロック信号ＣＫに同期
して行われる。
第２図は上記第１図におけるモードコントロール回路Ｂ
ＩＳＴＩの具体例を示す回路図であって、インバータ１
．、Ｉ２およびアンドゲートＡ、乃至Ａ３からなり、モ
ードコントロール端子Ｍ ｌ、Ｍ２から人力される信号
値に応じて該アンドゲートＡ１乃至Ａ３の何れかの出力
側が１”となり、モード１乃至３のいづれかが設定され
る。なお本試験回路を動作させるにはくすなわちテスト
モードとしては）、モード１とモード２とが使用され、
モード３はノーマルモード用であり、該モード３が設定
されたときはインバータＩ３により該試験回路にクリヤ
信号ＣＬが供給される。
ＩＳＴＩの具体例を示す回路図であって、インバータ１
．、Ｉ２およびアンドゲートＡ、乃至Ａ３からなり、モ
ードコントロール端子Ｍ ｌ、Ｍ２から人力される信号
値に応じて該アンドゲートＡ１乃至Ａ３の何れかの出力
側が１”となり、モード１乃至３のいづれかが設定され
る。なお本試験回路を動作させるにはくすなわちテスト
モードとしては）、モード１とモード２とが使用され、
モード３はノーマルモード用であり、該モード３が設定
されたときはインバータＩ３により該試験回路にクリヤ
信号ＣＬが供給される。
上述したように本試験回路では、先ず第１ステツプとし
てＢＩＳＴ回路自身（すなわちテストパターン発生回路
ＢＩＳＴ ２およびパターン圧縮回路ＢＩＳＴ ３ ”
）の試験が行われる。
てＢＩＳＴ回路自身（すなわちテストパターン発生回路
ＢＩＳＴ ２およびパターン圧縮回路ＢＩＳＴ ３ ”
）の試験が行われる。
第３図は上記テストパターン発生回路の具体例を示すも
ので、上記ステップ１を実行する際には、上記モード１
（端子Ｍｌ 、Ｍ２からそれぞれ信号“１″を供給す
る）が設定されることにより、アンドゲートＡ、１が開
くようになる。一方、クロック信号ＣＫがｎビットカウ
ンタＣ１ｌに順次入力されるとともに、上記アントゲ−
）Ａ＋＋およびオアゲートＯＩＩを介してｍビットカウ
ンタＣ１２にもＭクロック信号ＣＫが入力され、これら
２つのカウンタＣ１１，Ｃ１２が該クロック信号ＣＫに
より並列的に同時に動作する。なお第３図に示される具
体例では上述したようにカウンタが２個設けられている
が、これは被試験回路（この例では乗算回路）のビット
数が多い（例えば（ｍ＋ｎ）≧１２）場合の対処の仕方
であり（この場合、ｍとｎをほぼ等しい値にする）、該
ビット数が少なければ（ｍ＋ｎ）ビットカウンタを１個
設ければよい。またカウンタのイニシャライズのために
、本モード１に先立ってモード３ （ノーマルモード）
の状態にすることが必要である。
ので、上記ステップ１を実行する際には、上記モード１
（端子Ｍｌ 、Ｍ２からそれぞれ信号“１″を供給す
る）が設定されることにより、アンドゲートＡ、１が開
くようになる。一方、クロック信号ＣＫがｎビットカウ
ンタＣ１ｌに順次入力されるとともに、上記アントゲ−
）Ａ＋＋およびオアゲートＯＩＩを介してｍビットカウ
ンタＣ１２にもＭクロック信号ＣＫが入力され、これら
２つのカウンタＣ１１，Ｃ１２が該クロック信号ＣＫに
より並列的に同時に動作する。なお第３図に示される具
体例では上述したようにカウンタが２個設けられている
が、これは被試験回路（この例では乗算回路）のビット
数が多い（例えば（ｍ＋ｎ）≧１２）場合の対処の仕方
であり（この場合、ｍとｎをほぼ等しい値にする）、該
ビット数が少なければ（ｍ＋ｎ）ビットカウンタを１個
設ければよい。またカウンタのイニシャライズのために
、本モード１に先立ってモード３ （ノーマルモード）
の状態にすることが必要である。
このようにして上記各カウンタＣ１ｌ、 Ｃ１２が該ク
ロック信号ＣＫにより動作し、該各カウンタが正しく動
作していれば、該カウンタＣ１ｌの最上位ビットＭＳＢ
は該カウンタＣ１ｌがフルカウントになったとき１”と
なり、同様に該カウンタＣ１２の最上位ビットＭＳＢも
該カウンタＣ１２がフルカウントとなったとき１”とな
るから、今仮にｍ ＝’ｎとすれば、２ｔａ−１番目お
よび２″番目のクロック信号入力時に、上記各最上位ビ
ットが入力されるアンドゲートＡ１３から出力されるＢ
ＩＳＴ−テスト信号がそれぞれ１′″お′よび“０″と
なり、次いで該ＢＩＳＴ−テスト信号が第４図に示され
るパターン圧縮回路ＢＩＳＴ３に入力される。
ロック信号ＣＫにより動作し、該各カウンタが正しく動
作していれば、該カウンタＣ１ｌの最上位ビットＭＳＢ
は該カウンタＣ１ｌがフルカウントになったとき１”と
なり、同様に該カウンタＣ１２の最上位ビットＭＳＢも
該カウンタＣ１２がフルカウントとなったとき１”とな
るから、今仮にｍ ＝’ｎとすれば、２ｔａ−１番目お
よび２″番目のクロック信号入力時に、上記各最上位ビ
ットが入力されるアンドゲートＡ１３から出力されるＢ
ＩＳＴ−テスト信号がそれぞれ１′″お′よび“０″と
なり、次いで該ＢＩＳＴ−テスト信号が第４図に示され
るパターン圧縮回路ＢＩＳＴ３に入力される。
ここで該パターン圧縮回路ＢＩＳＴ ３には第４図に示
されるように、（ｍ＋ｎ）個の線形フィードバックシフ
トレジスタＬＰＳＲ１乃至ＬＰＳＲ（ｍ＋ｎ）が設けら
れており、該各シフトレジスタＬＰＳＲは例えば第５図
に示されるようにクロック信号ＣＫに同期して動作する
。
されるように、（ｍ＋ｎ）個の線形フィードバックシフ
トレジスタＬＰＳＲ１乃至ＬＰＳＲ（ｍ＋ｎ）が設けら
れており、該各シフトレジスタＬＰＳＲは例えば第５図
に示されるようにクロック信号ＣＫに同期して動作する
。
したがって上記ＢＩＳＴ−テスト信号が先ず該シフトレ
ジスタＬＦＳＲ１のＤ２端子に入力されると、該クロッ
ク信号ＣＫによりその出力側ＯＵＴにその入力信号値が
出力され、次のシフトレジスタＬＰＳＲ２のＤ２端子に
入力される。以下、順次同様の動作を繰返し、該各シフ
トレジスタＬＰＳＲが正しく動作すれば（ｍ＋ｎ）個（
したがってｍ＝ｎの場合には２ｍ個）のクロック信号Ｃ
Ｋによって、該シフトレジスタＬＰＳＲ１に人力された
信号値がそのまま、該シフトレジスタＬＰＳＲ（ｎ＋ｍ
）の出力側ＯＵＴから外部出力端子Ｐ／Ｆへ出力される
。
ジスタＬＦＳＲ１のＤ２端子に入力されると、該クロッ
ク信号ＣＫによりその出力側ＯＵＴにその入力信号値が
出力され、次のシフトレジスタＬＰＳＲ２のＤ２端子に
入力される。以下、順次同様の動作を繰返し、該各シフ
トレジスタＬＰＳＲが正しく動作すれば（ｍ＋ｎ）個（
したがってｍ＝ｎの場合には２ｍ個）のクロック信号Ｃ
Ｋによって、該シフトレジスタＬＰＳＲ１に人力された
信号値がそのまま、該シフトレジスタＬＰＳＲ（ｎ＋ｍ
）の出力側ＯＵＴから外部出力端子Ｐ／Ｆへ出力される
。
したがって上記テストパターン発生回路およびパターン
圧縮回路を試験するにあたり、上述したようにｍ＝ｎの
場合には、クロック信号を（２′″＋２ｍ）個人力させ
、その際、（２”−’ ＋２ｍ）番目のクロック入力時
に上記Ｐ／Ｆ端子よりの出力信号値が“１”となり、更
に（２”＋２ｍ）番目のクロック信号入力時に上記Ｐ／
Ｆ端子よりの出力信号値が“０″となれば、該テストパ
ターン発生回路およびパターン圧縮回路が良品であると
判定される。なお上記の場合は、ｍ＝ｎの場合について
、その試験結果の判定の仕方を述べたが、ｍキｎの場合
でも上記テストパターン発生回路およびパターン圧縮回
路を介して、所定数のクロック信号供給時に、予めシュ
ミレーション等により決定された所定パターンの旧ＳＴ
−テスト信号が上記Ｐ／Ｆ端子より順次出力されるか否
かにより、上記各ＢＩ３７回路の良否を判定することが
できる。
圧縮回路を試験するにあたり、上述したようにｍ＝ｎの
場合には、クロック信号を（２′″＋２ｍ）個人力させ
、その際、（２”−’ ＋２ｍ）番目のクロック入力時
に上記Ｐ／Ｆ端子よりの出力信号値が“１”となり、更
に（２”＋２ｍ）番目のクロック信号入力時に上記Ｐ／
Ｆ端子よりの出力信号値が“０″となれば、該テストパ
ターン発生回路およびパターン圧縮回路が良品であると
判定される。なお上記の場合は、ｍ＝ｎの場合について
、その試験結果の判定の仕方を述べたが、ｍキｎの場合
でも上記テストパターン発生回路およびパターン圧縮回
路を介して、所定数のクロック信号供給時に、予めシュ
ミレーション等により決定された所定パターンの旧ＳＴ
−テスト信号が上記Ｐ／Ｆ端子より順次出力されるか否
かにより、上記各ＢＩ３７回路の良否を判定することが
できる。
次いでステップ２を実行する際には、上記モード２を設
定しく端子Ｍ１から信号“１”、端子Ｍ２から信号“０
”を供給する）、これにより第３図に示されるテストパ
ターン発生回路にふけるアントゲ−）Ａｔ□側を開き、
上記ｎビットカウンタＣ１ｌの最上位ビットＭＳＢ側か
らインバータ１１□および該アンドゲートＡ１２、更に
はオアゲート０□を介して上記ｍビットカウンタＣ１２
のクロック端子ＣＫに至る回路が形成され、その結果、
該テストパターン発生回路の各カウンタＣ１ｌおよびＣ
１２に２ｆｉ＋０個のクロック信号ＧＫを供給すること
により、該クロック信号の発生毎に該ｎビットカウンタ
Ｃ１ｌおよびｍビットカウンタＣ１２の各ビットの出力
信号が、アントゲ−）ＡＡ＋２乃至ＡＡ、２およびＡＢ
＋□乃至Ａ８．２を通り（この場合、これらのアンドゲ
ートはモード２が設定されていることにより開くように
なる）、更にオアゲートＯＡ、、・・・ＯＡ、、および
ＯＢｌ、・・・ＯＢ、を通過して、所定のデータＡ１乃
至ＡｎおよびＢ１乃至Ｂｍとして、被試験回路Ｔの全人
力ピンに供給される。
定しく端子Ｍ１から信号“１”、端子Ｍ２から信号“０
”を供給する）、これにより第３図に示されるテストパ
ターン発生回路にふけるアントゲ−）Ａｔ□側を開き、
上記ｎビットカウンタＣ１ｌの最上位ビットＭＳＢ側か
らインバータ１１□および該アンドゲートＡ１２、更に
はオアゲート０□を介して上記ｍビットカウンタＣ１２
のクロック端子ＣＫに至る回路が形成され、その結果、
該テストパターン発生回路の各カウンタＣ１ｌおよびＣ
１２に２ｆｉ＋０個のクロック信号ＧＫを供給すること
により、該クロック信号の発生毎に該ｎビットカウンタ
Ｃ１ｌおよびｍビットカウンタＣ１２の各ビットの出力
信号が、アントゲ−）ＡＡ＋２乃至ＡＡ、２およびＡＢ
＋□乃至Ａ８．２を通り（この場合、これらのアンドゲ
ートはモード２が設定されていることにより開くように
なる）、更にオアゲートＯＡ、、・・・ＯＡ、、および
ＯＢｌ、・・・ＯＢ、を通過して、所定のデータＡ１乃
至ＡｎおよびＢ１乃至Ｂｍとして、被試験回路Ｔの全人
力ピンに供給される。
この場合、該テストパターン発生回路を構成する各カウ
ンタＣ１ｌおよびＣ１２の出力側からは、上記２ｆｉ＋
０個のクロック信号ＣＫの供給により、該クロック信号
の発生毎に全体として２ｆｉ＋０のテストパターン数を
発生させることができ、該被試験回路の全入力ピンにす
べての“１”・ “０”の組合せ状態を設定することが
できる。なお、この間、外部人力ピンに接続されたデー
タバスを介してノーマルモード時に、アントゲ−）ＡＡ
＋＋乃至ＡＡｈｌおよびＡＢ＋＋乃至ＡＢ−＋に入力さ
れるデータＡ１乃至ＡｎおよびＢ１乃至Ｂｍは所定のレ
ベルに固定されており、また上記モード２の設定時には
、インバータｒ＋ｓを介して上記各アントゲ−）ＡＡ＋
＋乃至ＡＡｈ、およびＡＢ＋＋乃至ＡＢｆｉ、は閉じら
れている。
ンタＣ１ｌおよびＣ１２の出力側からは、上記２ｆｉ＋
０個のクロック信号ＣＫの供給により、該クロック信号
の発生毎に全体として２ｆｉ＋０のテストパターン数を
発生させることができ、該被試験回路の全入力ピンにす
べての“１”・ “０”の組合せ状態を設定することが
できる。なお、この間、外部人力ピンに接続されたデー
タバスを介してノーマルモード時に、アントゲ−）ＡＡ
＋＋乃至ＡＡｈｌおよびＡＢ＋＋乃至ＡＢ−＋に入力さ
れるデータＡ１乃至ＡｎおよびＢ１乃至Ｂｍは所定のレ
ベルに固定されており、また上記モード２の設定時には
、インバータｒ＋ｓを介して上記各アントゲ−）ＡＡ＋
＋乃至ＡＡｈ、およびＡＢ＋＋乃至ＡＢｆｉ、は閉じら
れている。
このようにして各クロック信号により発生した２ ｍａ
ｎ個のテストパターンを順次、該被試験回路Ｔに入力さ
せ、それによる該被試験回路の出力信号値をそのままテ
ストする場合には、上述したように被試験回路の全人力
ピンにすべての“１”。
ｎ個のテストパターンを順次、該被試験回路Ｔに入力さ
せ、それによる該被試験回路の出力信号値をそのままテ
ストする場合には、上述したように被試験回路の全人力
ピンにすべての“１”。
“０”の組合せの状態を設定する所謂全人力総当り法（
Ｅｘｈａｕｓｔ ｉｖｅ法）により、該被試験回路Ｔの
故障検出率を１００％とすることができるが、反面その
テストに時間を要し、更に回路全体としてのゲート数の
増加などの問題をもたらすことになる。
Ｅｘｈａｕｓｔ ｉｖｅ法）により、該被試験回路Ｔの
故障検出率を１００％とすることができるが、反面その
テストに時間を要し、更に回路全体としてのゲート数の
増加などの問題をもたらすことになる。
そこで本発明では、更にステップ３として、第４図に示
されるように該被試験回路からの出力信号Ａ１乃至Ａｎ
およびＢ１乃至Ｂｍを、パターン圧縮回路に設けられた
線形フィードバックシフトレジスタＬＦＳＲ１乃至ＬＰ
ＳＲ（ｎ＋ｍ）の各Ｄ１端子に入力させ、所定のパター
ン圧縮が行われる。なおこのステップ３は上記ステップ
２と並行して同時に（すなわちモード２で）上記クロッ
ク信号ＣＫと同期して実行される。
されるように該被試験回路からの出力信号Ａ１乃至Ａｎ
およびＢ１乃至Ｂｍを、パターン圧縮回路に設けられた
線形フィードバックシフトレジスタＬＦＳＲ１乃至ＬＰ
ＳＲ（ｎ＋ｍ）の各Ｄ１端子に入力させ、所定のパター
ン圧縮が行われる。なおこのステップ３は上記ステップ
２と並行して同時に（すなわちモード２で）上記クロッ
ク信号ＣＫと同期して実行される。
第５図は、上記線形フィードバックシフトレジスタＬＰ
ＳＲの具体例を示すもので、ＥＯＲ回路ＢＵＲ２、イン
バータ■、；アンドゲートＡ２１ ＋ Ａ２２およびオ
アゲ’）０１２により信号選択回路が形成され、モード
１が設定されているときにはそのＤ２端子に入力される
ＢＩＳＴ−テスト信号がオアゲート０１２の出力側に供
給され、それ以外のとき（すなわちモード２設定時）に
は、そのＤ１端子に人力される上記被試験回路からの出
力信号がＥＯＲ回路回路Ｒ２およびアンドゲートＡ２２
を介してオアゲ−）Ｏ，の出力側に供給される。なおオ
アゲート０１２の出力側には所定数のＤフリップフロッ
プ（本例では４個のＤフリップフロップＯＦＦ １乃至
ＤＦＦ ４）が接続され、クロック信号ＣＫに同期して
動作するようにされる。なお該ＤフリップフロップＤＦ
Ｆ ３ オよびＤＦＦ ４ ノ各出力がＥＯＲ回路回路
Ｒ１を介して上記ＥＯＲ回路ＢＯＲ２側にフィードバッ
クされるとともに、該ＯＦＦ ４の出力側から出力端子
ＯＵＴがとり出される。
ＳＲの具体例を示すもので、ＥＯＲ回路ＢＵＲ２、イン
バータ■、；アンドゲートＡ２１ ＋ Ａ２２およびオ
アゲ’）０１２により信号選択回路が形成され、モード
１が設定されているときにはそのＤ２端子に入力される
ＢＩＳＴ−テスト信号がオアゲート０１２の出力側に供
給され、それ以外のとき（すなわちモード２設定時）に
は、そのＤ１端子に人力される上記被試験回路からの出
力信号がＥＯＲ回路回路Ｒ２およびアンドゲートＡ２２
を介してオアゲ−）Ｏ，の出力側に供給される。なおオ
アゲート０１２の出力側には所定数のＤフリップフロッ
プ（本例では４個のＤフリップフロップＯＦＦ １乃至
ＤＦＦ ４）が接続され、クロック信号ＣＫに同期して
動作するようにされる。なお該ＤフリップフロップＤＦ
Ｆ ３ オよびＤＦＦ ４ ノ各出力がＥＯＲ回路回路
Ｒ１を介して上記ＥＯＲ回路ＢＯＲ２側にフィードバッ
クされるとともに、該ＯＦＦ ４の出力側から出力端子
ＯＵＴがとり出される。
かかる構成よりなる各線形フィードバックシフトレジス
タに、上記ステップ２で各クロック信号発生毎に生成さ
れる被試験回路Ｔの各自力信号Ａ１乃至ＡｎおよびＢ１
乃至Ｂｍを、該ステップ２と並行して行われるステップ
３において順次、該各シフトレジスタＬＰＳＲ１乃至Ｌ
ＦＳＲ’（ｎ ＋ ｍ）のＤ１端子に入力させることに
より、上記２ ａ４″″個の発生パターン数を４ （ｍ
＋ｎ）のパターン数（上記各シフトレジスタしＰＳＲ１
乃至ＬＰＳＲ（ｎ＋ｍ）をそれぞれ上述したように４個
のＤフリップフロップからなる４ビツトのシフトレジス
タとして構成した場合）に圧縮することができ、かかる
圧縮されたパターンによっ該被試験回路の合否テストを
行う（後述のステップ４により）ことにより、テスト時
間の短縮と回路の簡易化とを図ることができる。なお上
記パターン圧縮を行ったことによす る故障検出率の低下は、理論上−（ただしＮ２Ｈ は上記各シフトレジスタＬＰＳＲのビット数）となり、
図示される４ビツトのシフトレジスタを用いた場合には
− （６，３％）となる。したがって該各シフトレジス
タＬＰＳＲのビット数（換言すればＤフリップフロップ
の個数）は、該所要のテスト時間、ゲート数、更には故
障検出率の低下の度合などを考慮して所定の値（例えば
上記４）に設定される。
タに、上記ステップ２で各クロック信号発生毎に生成さ
れる被試験回路Ｔの各自力信号Ａ１乃至ＡｎおよびＢ１
乃至Ｂｍを、該ステップ２と並行して行われるステップ
３において順次、該各シフトレジスタＬＰＳＲ１乃至Ｌ
ＦＳＲ’（ｎ ＋ ｍ）のＤ１端子に入力させることに
より、上記２ ａ４″″個の発生パターン数を４ （ｍ
＋ｎ）のパターン数（上記各シフトレジスタしＰＳＲ１
乃至ＬＰＳＲ（ｎ＋ｍ）をそれぞれ上述したように４個
のＤフリップフロップからなる４ビツトのシフトレジス
タとして構成した場合）に圧縮することができ、かかる
圧縮されたパターンによっ該被試験回路の合否テストを
行う（後述のステップ４により）ことにより、テスト時
間の短縮と回路の簡易化とを図ることができる。なお上
記パターン圧縮を行ったことによす る故障検出率の低下は、理論上−（ただしＮ２Ｈ は上記各シフトレジスタＬＰＳＲのビット数）となり、
図示される４ビツトのシフトレジスタを用いた場合には
− （６，３％）となる。したがって該各シフトレジス
タＬＰＳＲのビット数（換言すればＤフリップフロップ
の個数）は、該所要のテスト時間、ゲート数、更には故
障検出率の低下の度合などを考慮して所定の値（例えば
上記４）に設定される。
その後、上記ステップ４を実行するにあたり、再び回路
をモード１に設定し、上述のようにして該パターン圧縮
回路により例えば４ （ｍ＋ｎ）個に圧縮されたパター
ンを、該シフトレジスタＬＰＳＲ（ｎ＋ｍ）の出力側に
接続された出力端子Ｐ／Ｆから１ビツトづつ順次読み出
し、例えば４ （ｍ＋ｎ）個のクロック信号によって上
記圧縮されたパターンを上記Ｐ／Ｆ端子からすべて読み
出して、該被試験回路の合否判定が行われる。なおその
場合の出力期待値は予めシニミレーションによって求め
ておく。なおその後、回路をモード３（ノーマルモード
）に設定し、他の回路部分のテストなどを行うこともで
きる。
をモード１に設定し、上述のようにして該パターン圧縮
回路により例えば４ （ｍ＋ｎ）個に圧縮されたパター
ンを、該シフトレジスタＬＰＳＲ（ｎ＋ｍ）の出力側に
接続された出力端子Ｐ／Ｆから１ビツトづつ順次読み出
し、例えば４ （ｍ＋ｎ）個のクロック信号によって上
記圧縮されたパターンを上記Ｐ／Ｆ端子からすべて読み
出して、該被試験回路の合否判定が行われる。なおその
場合の出力期待値は予めシニミレーションによって求め
ておく。なおその後、回路をモード３（ノーマルモード
）に設定し、他の回路部分のテストなどを行うこともで
きる。
本発明によれば比較的簡単な回路で試験回路を構成する
ことができ、テスト用信号ビンとしては４個のみ（Ｍ、
、Ｍ２．ＣＫおよびＰ／Ｆ用端子のみでよくそのうちＣ
Ｋ、 Ｐ／Ｆは信号用ピンと共用可能）でよく、被試験
回路数が増してもモードコントロール用端子を１〜２ピ
ン増せば対処可能である。
ことができ、テスト用信号ビンとしては４個のみ（Ｍ、
、Ｍ２．ＣＫおよびＰ／Ｆ用端子のみでよくそのうちＣ
Ｋ、 Ｐ／Ｆは信号用ピンと共用可能）でよく、被試験
回路数が増してもモードコントロール用端子を１〜２ピ
ン増せば対処可能である。
また被試験回路部分の遅延時間の増加はゲート数段程度
（約１〜２ ＮＳ、 ）にすぎない。また被試験回路の
動作がよく判らなくても容易に故障検出率の高いテスト
データが作成できる。更に自己テスト方式により実行可
能であるためテストデータが容易に作成しうるとともに
、自己試験回路自身の良否のテストをも実施することが
できる。
（約１〜２ ＮＳ、 ）にすぎない。また被試験回路の
動作がよく判らなくても容易に故障検出率の高いテスト
データが作成できる。更に自己テスト方式により実行可
能であるためテストデータが容易に作成しうるとともに
、自己試験回路自身の良否のテストをも実施することが
できる。
第１図は、本発明回路の基本構成を示すブロック図、
第２図は、第１図におけるモードコントロール回路の具
体例を示す図、 第３図は、第１図におけるテストパターン発生回路の具
体例を示す図、 第４図は、第１図におけるパターン圧縮回路の具体例を
示す図、 第５図は、第４図における線形フィードバックシフトレ
ジスタの具体例を示す回路図である。 （符号の説明） ＢＩＳＴ １・・・モードコントロール回路、ＢＩＳＴ
２・・・テストパターン発生回路、ＢＩＳＴ３・・・
パターン圧縮回路、 Ｔ・・・被試験回路、 ＬＰＳＲ・・・線形フィードバックシフトレジスタ、Ｐ
／Ｆ・・・良否判定用外部出力ピン。
体例を示す図、 第３図は、第１図におけるテストパターン発生回路の具
体例を示す図、 第４図は、第１図におけるパターン圧縮回路の具体例を
示す図、 第５図は、第４図における線形フィードバックシフトレ
ジスタの具体例を示す回路図である。 （符号の説明） ＢＩＳＴ １・・・モードコントロール回路、ＢＩＳＴ
２・・・テストパターン発生回路、ＢＩＳＴ３・・・
パターン圧縮回路、 Ｔ・・・被試験回路、 ＬＰＳＲ・・・線形フィードバックシフトレジスタ、Ｐ
／Ｆ・・・良否判定用外部出力ピン。
Claims (1)
- 【特許請求の範囲】 １、被試験回路を試験するための試験パターンを発生す
るパターン発生回路および該発生した試験パターンを圧
縮するパターン圧縮回路をそなえ、更に該パターン発生
回路およびパターン圧縮回路を所定数のクロック信号に
より動作させその際の出力値を検出することにより該パ
ターン発生回路および該パターン圧縮回路自身の良否を
判定する手段を具備することを特徴とする半導体集積回
路。 ２、モードコントロール回路を更にそなえ、該パターン
発生回路および該パターン圧縮回路自身の良否を判定す
るステップと、該パターン発生回路から該試験パターン
を発生させ、かつ該発生した試験パターンを該パターン
圧縮回路によりパターン圧縮するステップとの切換えが
、該モードコントロール回路により行われる、請求項１
に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045905A JPH01221686A (ja) | 1988-03-01 | 1988-03-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045905A JPH01221686A (ja) | 1988-03-01 | 1988-03-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01221686A true JPH01221686A (ja) | 1989-09-05 |
Family
ID=12732262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63045905A Pending JPH01221686A (ja) | 1988-03-01 | 1988-03-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01221686A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999030176A1 (fr) * | 1997-12-09 | 1999-06-17 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede de diagnostic de circuit logique |
| US6445205B1 (en) | 1998-11-26 | 2002-09-03 | Telefonaktiebolaget Lm Ericsson | Method of testing integrated circuits |
-
1988
- 1988-03-01 JP JP63045905A patent/JPH01221686A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999030176A1 (fr) * | 1997-12-09 | 1999-06-17 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede de diagnostic de circuit logique |
| US6445205B1 (en) | 1998-11-26 | 2002-09-03 | Telefonaktiebolaget Lm Ericsson | Method of testing integrated circuits |
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