JPS63503481A - マルチモードカウンタ回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マルチモードカウンタ回路網 発明の背景 本発明はカウンタに関するものであり、特に様々な機能を実行するためのカウン タ回路を用いるマルチモード回路網に関するものである。

一般に、カウンタは一方の識別可能な状態からもう一方の識別可能な状態へ変え ることのできる装置である。カウンタは状態を変化し、それによっていくつかの 予め決められた数の入力パルスの受信において、１以上の出力信号を生じる。

複数のカウンタ状態はしばしばデジタルカウンティングを実行するため共に縦続 接続される。レジスタのような構成部品は入力パルスの数または所望された特定 の事象の発生の数を表すカウンタ出力信号を発生させ蓄積するために用いられる 。

レジスタからの出力は、レジスタ出力が予め決められた状態であるとき、例えば 全てのレジスタ出力が通常ターミナルカウントとして知られている１つの状態で あるとき、状態デコード出力信号を発生させるように構成された関連する結合論 理装置へ接続されることができる。しかしながら、異なる結合論理装置は、レジ スタ出力が任意の予め決められた状態のとき状態デコード出力信号を発生させる ため用いられることができる。

従って、以後に用いられるように、信号ターミナルカラン）　（ＴＣ）は一般に 任意の予め決められた状態でレジスタ出力に反応して生成された状態デコード出 力信号を表すため用いられるべきである。

カウンタは、結合、置換および／または大量の入力データからの別々のデータの 選択に関する問題をコンピュータに解決させる数学的機能を実行するために様々 に異なるタイプの結合論理装置と組合わせてコンピュータ回路網においてしばし ば用いられる。

例えば、様々なタイプの結合論理装置は別々の目標が結合され交換される様々な 方法を分析するためカウンタ回路網と内部接続される。同じ目標の反復選択のた めｎ個の別個の目標からｒ個の目標を選択することが所望される。より少ない技 術用語において、結合論理装置および関連するカウンタ回路網は大量の入力デー タをいくつかの共通の特徴を有する定義可能な群へ分類できる。このような応用 の１つは運動目標の存在を示すレーダ応答信号の成分を分離すること、または患 者の体内のガン腫の存在を表す信号成分を有する投射Ｘ線信号を分離することで ある。このような応用は典型的に数字機能を表す複雑な信号の発生、それらの機 能を伴う入力データの結合および結合中の予め決められた信号パターンの再発の 分析を必要とする。それらの機能を実行する回路は複雑な結合論理装置と、結合 論理装置と動作的に関連する拡張された数のカウンタを含む。

しばしばカウンタ回路網と結合論理装置は、結合論理装置中の故障とカウンタ回 路網中の故障の間の区別が不可能であるようなテスト手続に関して分離できない 問題がある。更に、複数のカウンタ段階は、任意の故障が位置しているところを 識別することがほぼ不可能であるような大きな回路中に“埋蔵される”。加えて 、このカウンタがその全ての動作サイクルを経て出力信号を発生させるため順次 連続動作され、このようなテストを実施するため必要な時間は許容しがたいほど 長く、テスト手続から得られた情報は任意の故障の源を認める任意の識別なしに 、所望されるように全ての回路網を実施するか否かの決定を簡単にするように限 定される。更に、以下に説明されるように、このようなテストはカウンタ回路網 の最終状態以外の状態で現われるかもしれない故障を必然的に識別はしない。結 果として、このような現在のテスト手続から得られた情報は少なすぎ、情報を得 るのに必要な時間は長すぎる。

デジタル処理システムにおいて利用されたカウンタのテストを容易にするため、 カウンタ回路へ多数のクロックパルスを供給し、カウンタ信号が適切な数のクロ ックパルスに応じて正確に発生するか否かを決定することが通常必要とされる。

い（つかの場合においては、カウンタ回路網のターミナルカウント出力が正しい 数のクロックパルス後に発生すること、即ちカウンタ回路網がカウンタ回路網サ イクル速度でターミナルカウント出力信号を発生させることを確かにするため十 分である。しかしながら、カウンタ回路網をよく知っている人々に理解されてい るように、ターミナルカウント出力信号のみのチェックは個々のカウンタレジス タが正確に動作していることを保障しない。個々のカウンタレジスタのこの故障 は動作していないカウンタレジスタと関連する結合論理装置からの情報の損失、 およびカウンタ回路網からの中間出力信号の損失を生じる。このような故障は、 例えば、１以上のカウンタレジスタの出力が高レベルで行詰まるところで発生し 、カウンタ回路網のターミナルカウント出力の簡単な調査によっては検出できな い。従って、１サイクル中で各クロックパルス後側々のカウンタレジスタの出力 を調査することがしばしば必要とされる。この手続は時間を消費するだけでなく 、過度の量の与えられた蓄積および比較回路をも必要とする。

複数のカウンタ段階が縦続接続されるところで、カウンタのサイクルと関連する 各クロックパルスおよびカウンタイネーブルパルスすなわち回路網サイクル時間 後各カウンタレジスタの状態を予期された状態と比較するためなお一層の時間を 消費する。

設置されたカウンタレジスタと関連する故障は別として、入力信号に応じて適切 に有効状態が変化するけれども、カウンタ回路網は適切なりロックパルス後十分 迅速にターミナルカウント信号の発生を可能にすることに失敗する。このような 故障は通常レース（ｒａｃｅ）コンディションと呼ばれる。その他の故障はカウ ンタ回路網中の過渡的コンディションのためターミナルカウント信号が不適当な 時間で発生する場合に生じる。いかにしてこのような不正なターミナルカウント 信号が発生するかということの簡単な説明は本発明の更に完全な理解のために有 効であると信じられる。

前述のようにカウンタ回路網が典型的にターミナルカウント信号を発生し、カウ ンタ回路網は予め決められた数のクロックパルスにわたって連続する。各カウン タレジスタが所望された出力状態へと連続された後、カウンタ回路網の一部を形 成する論理装置は各カウンタレジスタにおける所望された状態コンディションの 存在を認め、次のクロックパルスの発生においてターミナルカウント信号の発生 を可能にする。回路構成要素における固有の伝播遅延のような要因のため、カウ ンタレジスタの出力状態が、カウンタが所望された数の入力パルスをまだ受信さ れていなかったけれどもターミナルカウンタ信号の発生を可能にする状態に簡単 になるような困難な問題を生じる。結果として、カウンタレジスタが現在のカウ ントに応じる状態へ移行することを終了する時間の前に次のクロックパルスが発 生するなら、誤ったターミナルカウント信号がカウンタから発生する。

従って、カウンタおよび関連する結合論理装置の動作をテストするための改良さ れた技術を提供することに加えて、本発明はまたカウンタ伝播遅延を減少し更に 以下に完全に説明されるようにターミナルカウントに関連する誤った出力信号を 除去するための回路へ向けられている。

従って、本発明は各カウンタレジスタが全てのカウンタレジスタおよびカウンタ イネーブル回路を回路網サイクル時間に応じたクロックパルスの数にわたって連 続する必要を伴わずに別々にテストされるようなカウンタに向けられている。

本発明は更にエラーが特定のレジスタまたは特定のレジスタに関連する結合論理 装置に特定されるカウンタ回路網を提供する。本発明はまたターミナルカウント に関する伝播遅延および誤った出力信号が減少または除去され得るようなカウン タ回路網を提供する。本発明のカウンタ回路網はまたカウントモード、テストモ ード１．保持モード、クリアモードおよびデータ負荷モードを含む複数のモード においてカウンタの動作を許容することが意図され、それによってカウンタ回路 網を更に多方面に適応させ、更にテスト可能にし、そして更に信頼性のあるもの とする。

発明の概要 マルチモードカウンタ回路網おはびマルチモードカウンタ回路網の動作のテスト の方法が明らかにされる。マルチモードカウンタ回路網は複数のカウンタレジス タから形成されたカウンタ回路と、各マルチプレクサがレジス、夕の関連する１ つへ接続されレジスタが複数の動作モードの１つで動作するような関連するレジ スタへ接続される入力信号を選択的に変えるような複数のマルチプレクサとを含 む。レジスタへ接続された入力信号の選択を制御することによって、回路網は従 来のカウンティング機能を実行するように選択的に形成されるか、またはマルチ プレクサ、レジスタおよび関連する結合論理装置の動作をテストするためレジス タおよびマルチプレクサを経てテストパターンを伝送するための連続する直列信 号路を与えるように形成される。このテストパターンは回路を経て伝送され、カ ウントイネーブル回路および並列負荷機能をバイパスし、従って従来のカウンタ 制御およびカウンタ回路網サイクル時間、即ちカウンタが全部のサイクルを経て 移行するために必要な時間に依存しない。その代わりに、テストパターンはカウ ンタの所望された部分へと連続的に直列にシフトされる。それからこの回路は入 力データの所望されたセグメント上で動作させられる。そしてその結果はカウン タ回路網中で得られ、それから連続的に外部へシフトされる。

従って、結合論理装置またはその他の回路の動作はカウンタテストおよび負荷モ ードの結合された動作を経て選択的にテストされる。

この好ましい実施例において、マルチプレクサはそれらの現在のレベルにレジス タの出力を維持するためか、レジスタヘデータを並列に負荷するためか、または 予め決められたレベルにレジスタの出力を設定するため関連するレジスタへ入力 を伝送される。

ルックアヘッドターミナルカウントイネーブル回路はまた所望された数の入力信 号と結果として生ずるターミナルカウント出力信号の発生との間の遅延時間を減 少させる。ターミナルカウントイネーブル回路はまたカウンタ出力から回路網中 の疑似コンディションを分離するように動作する。

図面の簡単な説明 第１図はこの好ましい実施例を説明する回路図である。

好ましい実施例の詳細な説明 添付された表および図面に関連して以下に記述された詳細な説明は本発明の好ま しい実施例の説明として記載されたものにすぎず、本発明が構成されまたは利用 される唯一の形態として示されたものではない。説明は、説明された実施例に関 連して本発明によって影響を及ぼされる事象の作用およびシーケンスを述べる。

しかしながら、同一の、または同等の作用およびシーケンスは、本発明の技術的 範囲に包含されることをも意図されるような異なる実施例によっても達成される ことが理解されよう。□ 第１図を参照すると、例示的な回路が本発明の構造および機能を提供するために 示されている。第１図で示される信号の識別は末尾の第１表に与えられている。

第１図に示されるように、カウンタ回路網１１は複数のレジスタ（ＲＥＧ）　１ ３．１５．１７．１９および２１を含む。各レジスタ１３、１５．１７．１９お よび２１は好ましくはＤフリップフロップとして形成され、フェアチャイルド社 （Ｆａｉｒｃｈｉｌｄ　Ｃａｎ＋ｅｒａ　ａｎｄＩｎｓｔｒｕｍｅｎｔ　Ｃｏｒ ｐｏｒａｔｉｏｎ）製造のモデルＦ１００１５１フリップフロップが用いられて も良い。

各レジスタへの入力は各々関連するマルチプレクサ（ＭＵＸ）　２３．２５．２ ７．２９および３１によって行われ、フェアチャイルド社製造のモデルＦ１００ １７１マルチプレクサが用いられても良い。当業者によってより良く理解される ように、各マルチプレクサのＺ出力で存在する信号レベル出力は信号クロックに よって関連するレジスタヘクロックされ、レジスタへのＣ入力を供給される。結 果として、各マルチプレクサのＺ出力で存在する信号レベルは次のクロックパル スに後続して関連するレジスタのＱ出力に出現する。マルチプレクサＺ出力での 信号レベルの出現と関連するレジスタのＱ出力での対応する信号の出現の間の時 間遅延は２つの原理的要因、即ちマルチプレクサ出力の出現と次の連続するクロ ックパルスの発生との間の遅延、およびレジスタの内部伝播遅延によって決定さ れる。

各マルチプレクサ２３．２５．２７．および２９は複数の入カポ−）１０．ＩＩ 、１２．およびＩ３を備えている。マルチプレクサは、制御信号ＳＯおよびＳｌ に応じて、４つの入力ポートから選択された１つの入力ボート上の信号をマルチ プレクサのＺ出力へ転送するように制御可能である。制御信号ＳＯおよびＳｌは 末尾の第２表、第３表、および第４表で述べられるように、外部的に発生した信 号５ＥＬＥＣＴ、ＨＯＬＤおよびＰＥＮに応じて論理回路３１によって発生させ られる。

論理回路３１は外部信号に応じて固有の入力を選択するため５ＥＬＥＣＴＳＨＯ ＬＤ、およびＰＥＮ信号を適切なＳＯおよびＳｌ信号に変換する。論理回路３３ ．３５．３７．３９および４１は、回路網１１がカウンティングモードで操作さ れるとき、各々マルチプレクサ２９．２７．２５．２３および３１のポートのＩ Ｏに入力を連続的に供給するカウンタイネーブル回路として構成される。カウン タイネーブル回路３３．３５．３７．３９および４１は予め決められた数のクロ ックパルスの発生において、各々レジスタ１９．１７．１５．１３．および２１ から出力信号を連続的に発生させるためマルチプレクサおよびレジスタと協同す る。適切なレジスタ１９．１７．１５．および１３のシーケンスにおいて、レジ スタ２工は動作可能にされ、結局レジスタ２ＩのＱ出力でターミナルクロック信 号ＴＣを発生させる。

時間回路４１は好ましくはマルチプレクサ２３．２５．２７．および２９の補足 的な出力（ＺＮ）へ接続されたオア／ノアゲートとして形成される。全てのＺＮ 端子がゼロ状態のとき、即ちターミナルカウント信号を発生するクロックパルス に先んするクロックパルスの発生において、ＺＮ出力への接続はカウンタイネー ブル回路４１にマルチプレクサ８１のＤ入力へイネーブル信号を通信させる。結 果として、マルチプレクサ３１のＺ出力および、それ故、レジスタ２１へのＤ入 力は、ターミナルカウント信号を発生するクロックパルスに直ぐに先行するクロ ックパルスに応じて動作可能にされる。次のクロックパルスの発生において、レ ジスタ２１はターミナルカウント（ＴＣ）信号を発生する。カウンタイネーブル 回路４１の使用によって、ルックアヘッドターミナルカウントスキーマは、ター ミナルカウント信号ＴＣの発生がレジスタ２１の動作における固有の伝播遅延に 応じる時間によってのみ対応するクロックパルス信号以上に遅延される。カウン タイネーブル回路４１を形成するため用いられた回路またはそれへの結合を変え ることによって、同様のルックアヘッドターミナルカウントスキーマは任意の予 め決められた数のクロックパルスに応じてターミナルカウント信号の発生と一致 するように影響を受ける。

更に、レジスタ２１を包含させることによって、カウンタイネーブル回路４１は マルチプレクサ２３．２５．２７および２９の過渡的コンディションに応じてマ ルチプレクサ３１の工０ポートでターミナルカウントイネーブル信号を発生させ る誤ったターミナルカウント信号の発生を阻止することができる。例えば、カウ ント１１０１乃至１１１Ｏの回路網１１移行のとき、カウントが１１１１のとき 出現する短い瞬間が存在しカウンタイネーブル回路４１への００００人力および マルチプレクサ３１のＩＯポート、送られるターミナルカウントイネーブル信号 を結果として生じることになる。回路網１１がカウンティングモードである場合 、このコンディションはレジスタ２１への入力へのターミナルカウントイネーブ ル信号を通信させる。しかしながら、レジスタ２１はこのような一時的コンディ ションを回路網１１の出力から分離し、クロック信号が受信される時間にレジス タがイネーブルされるとき出力を発生するのみである。その時間まで、過渡的コ ンディションが消滅されるべきであり、マルチプレクサは全てそれらの正しい状 態へ移行されるべきである。当業者によって認められるように、ＣＬＯＣＫ速度 はそれらの過渡的コンディションを心において選択されるべきであり、ＣＬＯＣ Ｋパルスの間で移行を終了するため回路構成要素のための十分な時間を許容しな ければならない。

本発明はレジスタおよび全ての回路網サイクルにわたって関連する結合論理を連 続することなくカウンタ回路網１１がテストされることを許容する。ＳＯおよび Ｓｌの状態の制御によって、ＳＩターミナルからのテストパターン入力はマルチ プレクサ２３へ入力され、ターミナルカウント信号が生成される速度に依存せず 残りのマルチプレクサおよびレジスタを経て直列的に送られる。

この好ましい実施例において、テストパターンはマルチプレクサ３１の直列的な 入力ポート（Ｓｌ）からテスト入カポ−）（Ｉ２）へ送られる。ＳＯおよびＳｌ が適切なレベルのとき、各マルチプレクサ２３．２５．２７．２９および３１は 各関連するマルチプレクサのＩ２人力ポート上に存在する信号を出力する。その 信号はそれから関連するレジスタのＤ入力ポートへ送られる。信号はそれからそ のレジスタのＱ出力ポートへ送られ、順次もう一つのマルチプレクサのＩ２人力 ボートへ送られる。従って、レジスタ２１の出力はレジスタ２３の１２ボートへ 送られる。その信号はそれからレジスタ１３の出力へ転送され、そしてレジスタ ２５のＩ２人力ボートレジスタ２５へ送られる。同じ信号がレジスタ１５へ転送 され、それからマルチプレクサ２７のＩ２人力ボートへ送られる。レジスタ１７ の出力は同様にマルチプレクサ２９のＩ２人力ポートへ送られる。マルチプレク サ２９の出力はテストパターンの直列出力が端子Ｑ（１）から放出されるレジス タ１９へ転送される。従って、端子ＳＩでの回路網１１へのテストパターン入力 は各マルチプレクサおよびレジスタを経て直列的に送られ、端子Ｑ（１）から結 局出力される。上記されたように、入力テストパターンがマルチプレクサおよび レジスタによって転送されるときの速度はカウンタイネーブル回路３３．３５． ３７．３９．および４１の動作に依存しない。従って、全てのマルチプレクサお よびレジスタは、任意の内部結合された結合論理またはターミナルカウント（Ｔ Ｃ）信号が発生する、即ち回路網サイクル時間での速度とは関係なく、便利で迅 速な方法でテストされる。

第１図に示されるように、テストパターン出力はまた端子Ｑ　（２）　、Ｑ　（ ３）　、Ｑ　（４）　、およびＴＣで得られる。従って、各マルチプレクサおよ びレジスタの動作は独立的にチェックされる。しかしながら、故障は予め決めら れたデータパターンにおいてシフトし、カウントモードにおいて動作し、回路網 によってデータをシフトし、予期されたレベルと出力を比較することによって直 列出力を用いて特定のレジスタへ分解されることが注目されるべきである。

各レジスタの出力を関連するマルチプレクサのＩ２人力ボートへ転送することに 加えて、各レジスタの出力はまた関連するマルチプレクサのＩ１人力ボートへ転 送される。適切なＳＯおよび８１制御信号の発生において（第２表、第３表およ び第４表参照）、各マルチプレクサはＩ１人力ポート上に出現する信号を関連す るレジスタへ送るように動作する。従って、そのレジスタの出力は、ＳＯまたは Ｓｌ信号が変化するまで、またはレジスタがリセットされるまで、その現在のレ ベルに維持される。

カウンタ回路網１１はまた多数のデータビットを並列に負荷することもできる。

この好ましい実施例において、多数のデータビットはＰ端子上でカウンタ回路網 １１へ送られ、それらのマルチプレクサのＩ３人力ボートでマルチプレクサ２３ ．２５゜２７および２９へ送られる。適切なＰＥＮ５ＳＥＬＥＣＴおよびＨＯＬ Ｄ信号レベルの出現において、Ｉ３人力ボートに出現する情報は関連するレジス タへ送られ、Ｑ　（１）　、Ｑ　（２）、Ｑ（３）およびＱ（４）端子でのレジ スタから外部回路へ最終的に出力される。カウンタイネーブル回路３３．３５． ３７．３９゜４１、レジスタ２１およびマルチプレクサ３１は、回路網１１が並 列負荷モードに配列されるとき用いられる必要はない。ターミナルカウントがレ ジスタ１３．１５．１７および１９へ並列に負荷されるとき、ターミナルカウン ト出力信号はレジスタを並列に負荷するため用いられた同じクロックパルスに応 じてレジスタ２１によって生成される。

上述されたように、回路網１１は回路網１１へ接続された外部結合論理装置の動 作のチェックを行うために用いられる。ある外部結合論理装置の出力が並列負荷 のためマルチプレクサの１３人カポートへ接続される場合、回路網１１は外部結 合論理装置からの制限された量のデータを入力するように動作され、それからレ ジスタにおいてトラップされたデータを直列的に出力するようにテストモードで 動作される。従って、外部結合論理装置の出力は保持され得、予期されたレベル に対しての比較のため直列に出力され得る。外部結合論理装置の動作はそれ故回 路網１１のカウンタテスト回路に関連してテストされる。

所望されるなら、複数のカウンタ回路網１１は例えばより高いオーダのカウント を行うため縦続接続される。このような縦続回路網において、第１の段階からの 補足的（補数の）ターミナルカウント信号（Ｔ　ＣＮ）は第２の段階への補足的 ターミナルカウント前信号（Ｔ　ＣＰ　Ｎ）として機能する。同様に、第１の段 階からの補足的なルックアヘッド出力信号（ＬＡ　ＯＵＴ　Ｎ）は後続する段階 への補足的なルックアヘッド入力信号（ＬＡ　ＩＮ　Ｎ）として機能する。

同様に、第１の段階のＱ（１）端子からの直列出力信号は後続する段階への直列 入力信号（Ｓｌ）として用いられる。

従って、任意の数の段階は外部論理装置の必要なく縦続接続されることができる 。

先に論議されたように、様々な修正、付加および置換が本発明の技術的範囲から 離れることなく部品部分の構造および機能について行われる。例えば、その他の カウンタイネーブル回路および様々な別のマルチブレキシングスキーマは様々な カウンティングスキーマを実行するため、または本発明の範囲中で様々な結合論 理回路をインターフェースするため用いられる。加えて、本発明が、明らかにア ドレスされたそれら以上に様々な領域において応用を有することが明らかに予期 される。

第１表 信号の識別 名称　機能 ＬＯＧ　Ｏ論理Ｏターミナルカウンタをクリアまたはセットするための制御機能 Ｓｌ　連臥カ　テスト入力流 ＬＡＩＮＮ　ルック　アヘッド前段階からのルックアヘッド信号イン　ノット Ｐ（１：４）　並列入力信号４つの並列入力信号ＴＣＰＮ　ターミナルカウント 　前段階からの補足的ターミナルカウント出力信号　ノット ＣＥＮ　カウントイネーブル補足的カウントイネーブル信号ノット ５ＥＬＥＣＴ　選択（セレクト）マルチプレクサへの選択入力ＨＯＬＤ　保持（ ホールド）　カウンタ保持ＰＥＮ　並列イネーブル補足的並列負荷イネーブル信 号ノット ＣＬＯＣＫ　クロック　タイミング信号ＲＥＳＥＴ　リセット　非同期フリップ フロップのリセットＱ（１）　−Ｑ（４）　カウンタレジスタ　カウンタレジス タ出力出力 ＬＡ　ＯＵＴ　Ｎ　ルック　アヘッド補足的ルックアヘッド出力信号出力ノット 冗　ターミナルカウント　ターミナルカウントＴＣＮ　ターミナルカウント　補 足的ターミナルカウントノット 第２表 動作モードのイネーブルノット 選択　保持　機　能 ０　０　これはカウンティングまたは負荷モードである。もしＰＥＮが動作しな いならカウンタはＣＥＮの制御後同期的にカウントする。

もしＰＥＮが動作するならカウンタは Ｐ（４）がＭＳＢであるような同期並列負荷セットＰ（１）乃至Ｐ（４）である 。

０　１　保持モード。カウンタはその現在の状態、即ち、Ｑ　（ｔ＋１）”Ｑ（ ｔ）に保持される。

１　０　テストモード。カウンタは全てのカウンタのレジスタを経てＳｌライン から連続シフトし、Ｑ（１）ラインをアウトする。

１　１　セットモード。カウンタレジスタは同期的に、例えばゼロ状態ヘセット される。

第３表 マルチプレクサ２３．２５．２７．２９への選択入力（ＰＥＮ−０）　（ＰＥＮ −０） １　１　１　１　Ｉ。

マルチプレクサ２３．２５．２７．２９への選択入力１　１　０　０　Ｉ。

Ｉ 国際調査報告 一〜向−ムー両−＠＠、ＰＣＴ／ＵＳ　８７１０１２４０ＡＮＮＥＸ　Ｔｏ　Ｔ ′ＫＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＥＡＲＣＨＲＥＰＯＲＴ　０ＮＩＮＴ ＥＲＮＡＴＩＯＮＡＬ　ＡＰＰＬＩＣＡＴＩＯＮ　Ｎｏ、　ＰＣＴ／ＬＩＳ　８ ７１０１２４０　（ＳＡ　１７４９１）――――−−替−−―−−・−倦・−＋ −−＋−・−−一一−−――＋―――−―−−慢−・−働　・−、−・―−−・ −輪−Ｐａｔｅｎｔ　ｄｏｃｕｍｅｎｔ　Ｐｕｂｌｉｃａｔｉｏｎ　！’ａｔｅ ｎｔ　ｆａｍｉｌｙ　Ｐｕｂｌｉｃａｔｉｏｎｃｉｔｅｄ　ｉｎ　５ｅａｒｃｈ 　ｄａｔｅ　ｍｅｍｂｅｒ（ｓ）　ｄａｔｅｅｐｏｒｔ

Claims (19)

【特許請求の範囲】
1. （１）それぞれ入力ポートおよび出力ポートを含む複数のレジスタと、 それぞれ複数の入力および関連するレジスタの入力ポートヘ接続された出力ポー トを有し、前記入力ポートがカウント入力ポートおよびテスト入力ポートを含む 複数のマルチプレクサと、 少なくとも１つの前記マルチプレクサのカウンティング入力ポートに接続された カウンタイネーブル回路と、少なくとも１つの前記マルチプレクサのテスト入力 ポートに接続されたテストイネーブル回路とを含み、前記マルチプレクサが選択 的に前記マルチプレクサ入力ポートの１つを、前記回路網が予め決められたカウ ンタサイクル速度でカウンタ出力信号を発生させるためのカウントモードと、前 記レジスタを経て直列的にテストパターンをシフトするためのテストモードとを 含む複数の動作モードの１つで動作するような前記関連するレジスタの入力ポー トヘ接続するマルチモード回路網。
2. （２）前記テストイネーブル回路が第１のレジスタの出力ポートを第２のレジス タに関連するマルチプレクサのテスト入力ポートヘ接続する請求項１記載の回路 網。
3. （３）前記テストイネーブル回路が、前記マルチプレクサが前記テストモードで 動作されるとき、順次直列に複数の前記レジスタおよび前記マルチプレクサを内 部接続する請求項２記載の回路網。
4. （４）前記マルチプレクサの少なくとも１つでのテスト入力ポートヘ接続された 回路網パターンを受信するための回路網テストパターン入力ポートと、第３のレ ジスタの出力ポートヘ接続されてテストパターンを出力する回路網テストパター ン出力ポートとを含む請求項３記載の回路網。
5. （５）前記テストパターンが、前記予め決められたカウンタサイクル速度に依存 しない速度で前記回路網を経て直列的に順次供給される請求項４記載の回路網。
6. （６）複数の前記マルチプレクサが更に保持入力ポートを含み、前記関連するレ ジスタの出力がその現在のレベルで保持され、回路網が、前記マルチプレクサ保 持入力ポートが前記レジスタ入力ポートヘ接続されるとき保持モード中で動作さ れるようにマルチプレクサ保持入力ポートを出力ポートヘ接続する保持イネーブ ル回路を前記回路網が更に含む請求項１記載の回路網。
7. （７）第２のレジスタの出力ポートに接続された中間テストパターン出力ポート を含む請求項１記載の回路網。
8. （８）外部制御信号に応答して前記レジスタヘの入力を制御するため前記マルチ プレクサに接続されたモード制御回路を含む請求項１記載の回路網。
9. （９）前記カウンタイネーブル回路が、前記マルチプレクサの１つのカウント入 力ポートヘ接続され複数の前記マルチプレクサの出力ポートにおける予め決めら れた信号の存在に応答してターミナルカウントイネーブル信号を発生させるよう に適合されるターミナルカウントイネーブル回路を含む請求項１記載の回路網。
10. （１０）前記第１のマルチプレクサがターミナルカウントクロックパルスの発生 前に前記ターミナルカウントイネーブル信号を前記第１のレジスタの入力ポート ヘ送る請求項９記載の回路網。
11. （１１）前記マルチプレクサが更に負荷入力ポートを含み、前記回路網が更にデ ータ信号を前記負荷入力ポートヘ供給するための並列負荷入力回路を含む請求項 １記載の回路網。
12. （１２）前記マルチプレクサが回路網が負荷モード中で動作されるように前記負 荷入力ポートを前記関連するレジスタの入力ポートに接続する請求項１１記載の 回路網。
13. （１３）予め決められたカウンタサイクル速度で出力信号を発生させるためのカ ウンタ回路網の動作のテストの方法において、このカウンタ回路網が複数のマル チプレクサを有し、各マルチプレクサが複数の入力ポートおよび関連するカウン タレジスタヘ接続された出力ポートを有し、前記方法が、予め決められた数のク ロックパルスの発生において複数の前記マルチプレクサカウンタ入力ポートのそ れぞれにおいてカウンタイネーブル信号を順次供給し、回路網テストパターン入 力ポートを前記マルチプレクサの１つのテスト入力ヘ接続し、 複数の前記レジスタの各出力を関連するマルチプレクサのテスト入力ポートヘ接 続し、 前記レジスタの少なくとも１つの出力をテストパターン出力ポートに接続し、 前記レジスタの少なくとも１つの前記レジスタの出力をカウンタ出力ポートヘ接 続し、 前記マルチプレクサテスト入力ポートおよび前記マルチプレクサカウンタ入力ポ ートの１つを、前記回路網が選択的にテストモードおよびカウントモードのそれ ぞれ１つにおいて動作するように前記レジスタに接続される方法。
14. （１４）前記回路網が前記テストモードで動作されるとき前記各レジスタを経て 前記テスト入力からテスト信号を直列的に供給する過程を含む請求項１３記載の 方法。
15. （１５）前記予め決められたカウンタサイクル速度に依存しない速度で前記レジ スタを経て前記テスト信号を直列的に供給する過程を含む請求項１４記載の方法 。
16. （１６）マルチプレクサが保持入力ポートを関連するレジスタの入力ポートヘ接 続する保持モードで動作するときその現在のレベルで関連するレジスタの各出力 が保持されるように関連するレジスタの出力ポートに前記マルチプレクサの保持 入力レポートを接続する過程を含む請求項１３記載の方法。
17. （１７）マルチプレクサが負荷入力ポートを関連するレジスタの入力ポートヘ接 続する負荷モードで動作するとき、データがレジスタ中ヘ並列に負荷されるよう に並列データ入力ラインヘ複数のマルチプレクサの負荷入力ポートを接続する過 程を含む請求項１３記載の方法。
18. （１８）複数の前記レジスタの各々の出力ポートを関連するテスト出力ポートヘ 接続する過程を含む請求項１６記載の方法。
19. （１９）予め決められたカウンタサイクル速度で出力信号を発生させるためのカ ウンタ回路網の動作をテストする方法において、このカウンタ回路網が複数のマ ルチプレクサを有し、各マルチプレクサが関連するカウンタレジスタを有し、前 記方法が、 予め決められた数のクロックパルスの発生において複数の前記マルチプレクサ入 力ポートの各々にカウンタイネーブル信号を順次直列に供給し、 回路網テストパターン入力ポートを前記マルチプレクサの１つのテスト入力に接 続し、 前記複数のレジスタの各出力を関連するマルチプレクサのテスト入力ポートに接 続し、 少なくとも１つの前記レジスタの出力をテストパターン出力ポートヘ接続し、 複数のマルチプレクサの負荷入力ポートを並列データ入力ラインに接続し、 予め決められた数のデータビットをレジスタ中ヘ負荷し、テストパターンをレジ スタ中ヘ入力し、順次連続してレジスタを経てレジスタ中ヘ負荷されたテストパ ターンおよびデータビットの両方をシフトするようにテストモード中でマルチプ レクサを動作させ、 テストパターン出力ポートから直列にシフトされたデータビットを出力すること を含む方法。