JPS5889865A - 絶縁ゲ−ト型半導体装置及びその製造法 - Google Patents
絶縁ゲ−ト型半導体装置及びその製造法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本宛’［ハハワー用Ｍ Ｏｊｌ ＩＦ Ｉｉ ？ （金
＠酸化物半導体電界効米トランジスタ）に関する。
＠酸化物半導体電界効米トランジスタ）に関する。
高周波パワー用ＭＯ５１ＰＩＴでこれまで採用されてい
る構造として横形オフセットケート構造がある。これは
率１図に示すように低比抵抗Ｐ１型Ｓ１基ｉｋｌの上に
高比抵抗Ｐ−型８１層２を形成し、このＰ一層２の表面
の一部よりＮ型ウェル３゜４−１−形成しＰ一層２及び
Ｎｆｉウェル３の表面にＣ彼拡散層５，６を設けてソー
ス（８）、、ドレイン（Ｄ）とする。このソース・ドレ
イン間のＰ−ｆｉ２の表向上に薄い絶縁膜７を介してゲ
ート（Ｇ）となる導体層８を形成し、ゲート８Ｙｔマス
クとしてＮ型不Ｒ物を導入することによりＭ ’ｌ）
工ん３゜４に接続する＾耐圧オフセットゲートＮ一層９
’ｉ自己姫会的に形成し、上記ゲートＧへの電圧印加に
よってソース８・ドレインＤ間のＰ一層２１１ｄｉこの
ような横形オフセットゲートＭＯ８ＩＦＩＣＴにおいて
は、オフセットゲートの自己整合によりチャネル長を小
さくで１’、０１ｇｇ（入方容量）、’１７１１８（帰
還容量）を輯滅できる。しかし、エビ。
る構造として横形オフセットケート構造がある。これは
率１図に示すように低比抵抗Ｐ１型Ｓ１基ｉｋｌの上に
高比抵抗Ｐ−型８１層２を形成し、このＰ一層２の表面
の一部よりＮ型ウェル３゜４−１−形成しＰ一層２及び
Ｎｆｉウェル３の表面にＣ彼拡散層５，６を設けてソー
ス（８）、、ドレイン（Ｄ）とする。このソース・ドレ
イン間のＰ−ｆｉ２の表向上に薄い絶縁膜７を介してゲ
ート（Ｇ）となる導体層８を形成し、ゲート８Ｙｔマス
クとしてＮ型不Ｒ物を導入することによりＭ ’ｌ）
工ん３゜４に接続する＾耐圧オフセットゲートＮ一層９
’ｉ自己姫会的に形成し、上記ゲートＧへの電圧印加に
よってソース８・ドレインＤ間のＰ一層２１１ｄｉこの
ような横形オフセットゲートＭＯ８ＩＦＩＣＴにおいて
は、オフセットゲートの自己整合によりチャネル長を小
さくで１’、０１ｇｇ（入方容量）、’１７１１８（帰
還容量）を輯滅できる。しかし、エビ。
タキシャル成長によるＰ一層２の濃度が規定畜れ、−万
ドレインＩＩＭウェルの濃度が比較的大ｌいため’０８
８（出力容量）が大きくなる欠点がある。
ドレインＩＩＭウェルの濃度が比較的大ｌいため’０８
８（出力容量）が大きくなる欠点がある。
他のパワー用ＭＯ８ＦｌｌＴとして、ｓｌｇｕｎｅｔｉ
ｃｌにより提案された構造がある。これは第２図に示す
よう和、−Ｐ一層１０の上にＮ一層ｊ ｌ 全形成し、
ソース細のＭ一層表向から犀、い酸化膜１２ｔマス夛と
してＰ一層１０に達するＰウェル１３を形成し、Ｐ−ウ
ェル１３及びＮ一層１１．の狭面にソース・ドレインと
なるＭ＋層１４．１５ｔ−形成する。
ｃｌにより提案された構造がある。これは第２図に示す
よう和、−Ｐ一層１０の上にＮ一層ｊ ｌ 全形成し、
ソース細のＭ一層表向から犀、い酸化膜１２ｔマス夛と
してＰ一層１０に達するＰウェル１３を形成し、Ｐ−ウ
ェル１３及びＮ一層１１．の狭面にソース・ドレインと
なるＭ＋層１４．１５ｔ−形成する。
この際ソース宵のＮ＋層！４は前記Ｐウェル形我時のマ
スクを使用する。ソース・ドレイン間の半導体層上くう
すい絶縁ｗ４１６を介してゲート１７を設けた構造であ
る。この構造ではドレイン接合の°大−分がａｍ皺に制
御しうるＮ−・Ｐ−接合でめるため、ＦＩ？動作−に接
合よりの空乏層の広がりが大きく、０゜１１１１（出力
容量）を小さくしうる。
スクを使用する。ソース・ドレイン間の半導体層上くう
すい絶縁ｗ４１６を介してゲート１７を設けた構造であ
る。この構造ではドレイン接合の°大−分がａｍ皺に制
御しうるＮ−・Ｐ−接合でめるため、ＦＩ？動作−に接
合よりの空乏層の広がりが大きく、０゜１１１１（出力
容量）を小さくしうる。
しかシ、コのＭＯＢＩ！ＲＴでは（１１高抵抗のｐ−基
板ｌＯを使うため出力コンダクタンスが大とな９出力の
損失が大きいこと、（２）チャンネル部とゲートとの間
には自己整合の関係がないために、 Ｏ□。
板ｌＯを使うため出力コンダクタンスが大とな９出力の
損失が大きいこと、（２）チャンネル部とゲートとの間
には自己整合の関係がないために、 Ｏ□。
の低減化が困−であること、（３）ゲート南部１６ムが
博いゲート酸化膜であるためここで電界集中を起こしド
レイン耐圧に限界がある仁と及び（４）ソースをチップ
内で基板Ｋｉｉ！ｉｌで１ないためソースワイア【多敷
設けるｄ１１１！があること等の欠点がある。
博いゲート酸化膜であるためここで電界集中を起こしド
レイン耐圧に限界がある仁と及び（４）ソースをチップ
内で基板Ｋｉｉ！ｉｌで１ないためソースワイア【多敷
設けるｄ１１１！があること等の欠点がある。
本発明は上記した在米の技術の欠点ｔ−購消するために
なされたものであり、その目的は、ｅｇｇ帝での超萬周
波パワーＭＯａＦＪＩｔＴｉ提供することに６る。
なされたものであり、その目的は、ｅｇｇ帝での超萬周
波パワーＭＯａＦＪＩｔＴｉ提供することに６る。
以下本発明【実施内に七って評述する。
実施９１を
第３図゛−）〜畦）は本発明によるｉチャネルパワーＭ
Ｏ８’ｌＷＴの一実厖Ｈｔ−その製造フ゛ロセスの王な
る各工ｍＫｉＥりで示すものである。
Ｏ８’ｌＷＴの一実厖Ｈｔ−その製造フ゛ロセスの王な
る各工ｍＫｉＥりで示すものである。
（ａ） Ｐ”Ｐ Ｎ−型３層８１基板を用意する。
これは例え、ばＰ−型ｓ１基ζ２０の一生面上に戸型拡
散によるＰ＋層２１を形成する一方、他主面上にＮ−型
エピタキシャル層（不純物一度Ｎ：ｌ□目−” ａｔｏ
ｍｓ ／ａｊ ） ２２ ｋ成長１Ｊ−１７ｔ４（Ｆ
）である。あるいは厚く形成したＰ−型８１基板に）の
他生面にＮ”−ｆｉ拡散層によりＮ−型層２２ｔ−形成
してもよい。
散によるＰ＋層２１を形成する一方、他主面上にＮ−型
エピタキシャル層（不純物一度Ｎ：ｌ□目−” ａｔｏ
ｍｓ ／ａｊ ） ２２ ｋ成長１Ｊ−１７ｔ４（Ｆ
）である。あるいは厚く形成したＰ−型８１基板に）の
他生面にＮ”−ｆｉ拡散層によりＮ−型層２２ｔ−形成
してもよい。
Ｎ−型層２２０表面に酸化炉よる厚いＳｔＯ自膜２３を
形成し、ソース・ドレイン領域を露出するホトエッチ上
行なう。次いでＥｌｌｏｓｌｌｔｇの一部及びドレイン
１１に覆うホトレジスト等−によるマスク２４を形成し
、ソース側のＮ 層ＹＲ面にＰ型つニ＾形成のためのＢ
（ボロン）を導入する。−（ｔ）） ６１３紀マスク
を除去し、向えば＾８（ヒ素）をデポジットし、次いで
拡散するＣとＫよりＮ型ソース２５．Ｎ＋ ドレイン２
６（Ｎ：１０”ａｔｏｍｓ ／ ｍＡ、 ）ｔ−形成す
る。このとき前工程導入されたＢは大きい拡散速＆をも
ってＮ一層内に拡散され、Ａ＆Ｐ一層２０に接続し、か
つ横方向へ延びるＰウニＡ（Ｍ ： １０” ａｔｏｍ
ｓ ／ｃｄ）２７２形゛成する。
形成し、ソース・ドレイン領域を露出するホトエッチ上
行なう。次いでＥｌｌｏｓｌｌｔｇの一部及びドレイン
１１に覆うホトレジスト等−によるマスク２４を形成し
、ソース側のＮ 層ＹＲ面にＰ型つニ＾形成のためのＢ
（ボロン）を導入する。−（ｔ）） ６１３紀マスク
を除去し、向えば＾８（ヒ素）をデポジットし、次いで
拡散するＣとＫよりＮ型ソース２５．Ｎ＋ ドレイン２
６（Ｎ：１０”ａｔｏｍｓ ／ ｍＡ、 ）ｔ−形成す
る。このとき前工程導入されたＢは大きい拡散速＆をも
ってＮ一層内に拡散され、Ａ＆Ｐ一層２０に接続し、か
つ横方向へ延びるＰウニＡ（Ｍ ： １０” ａｔｏｍ
ｓ ／ｃｄ）２７２形゛成する。
（０） ！明の鹸化ＩＩ２３ｔ−そのままか又はいっ
たん除去して厚％ＡａＩ化膜２８とし、ホトエツチング
ＶＣ呵ってゲー′ト部及びソース・ドレインコンタクト
部の酸化Ｊ１１！を除去し、ゲート酸化を行なってうす
いゲート絶縁膜２９ｆ：形成する。
たん除去して厚％ＡａＩ化膜２８とし、ホトエツチング
ＶＣ呵ってゲー′ト部及びソース・ドレインコンタクト
部の酸化Ｊ１１！を除去し、ゲート酸化を行なってうす
いゲート絶縁膜２９ｆ：形成する。
（司 ソース嗜ドレインコンタクト部上の絶縁膜を除去
し、ムｌ（アル２ニウム）等の導体３０を蒸着し、ホト
エツチング処１１によりムｌ不ｌＩ部を彎− 除去して、ソース８．ゲー、トＧ、ドレイ／Ｄ各電Ｉ／
ｈｔ−形収する。
し、ムｌ（アル２ニウム）等の導体３０を蒸着し、ホト
エツチング処１１によりムｌ不ｌＩ部を彎− 除去して、ソース８．ゲー、トＧ、ドレイ／Ｄ各電Ｉ／
ｈｔ−形収する。
以上述べたプロ４スにより微速され九ｙチャネルｕｏｓ
ｙｌＴＫ＄Ｐｈては、基板としてＰ一層２７の下に低抵
抗のＰ＋層２１１有するから出力コンダクタンスが約１
０分の１に低減される。すなわち、出力コンダクタンｊ
Ｃｇｏｓは、ｇｏｓ＝（ｏｏｏ、）ｔＲＤの関係からド
レイン抵抗ＲＤｔ−小さくすることで低減でｌる・ 実ＪｌｌＩｆｉｌ１２ 第４図（＆）〜（ｄ）は本発明によるＮチャネルパワー
ＭＯ８ＰＩＴの他の実施的をその製造プロセスの各１穆
に従って示すものでるる。
ｙｌＴＫ＄Ｐｈては、基板としてＰ一層２７の下に低抵
抗のＰ＋層２１１有するから出力コンダクタンスが約１
０分の１に低減される。すなわち、出力コンダクタンｊ
Ｃｇｏｓは、ｇｏｓ＝（ｏｏｏ、）ｔＲＤの関係からド
レイン抵抗ＲＤｔ−小さくすることで低減でｌる・ 実ＪｌｌＩｆｉｌ１２ 第４図（＆）〜（ｄ）は本発明によるＮチャネルパワー
ＭＯ８ＰＩＴの他の実施的をその製造プロセスの各１穆
に従って示すものでるる。
６Ｌ）Ｐ”Ｐ−Ｎ−型３層８１基板（冥施列１の場合と
同じ）２１−２０−２２１用意する。この上層Ｎ一層２
２の上に厚ｖｈ＠化膜３１管形成した後、ホトエッチ忙
より、ゲート部とソースドレイン部となる部分の酸化膜
管除去し、ゲート酸化を行なって薄いゲート絶縁膜３２
を形成する。このと婁１１−ｇれ九厚い酸化７１１３１
の一端ムはチャネＡＩＩとなるＰウェル拡散、及ｄＭ＋
拡散のマスク位置で規定し、他ＱＢはゲート位置管規定
するものである。
同じ）２１−２０−２２１用意する。この上層Ｎ一層２
２の上に厚ｖｈ＠化膜３１管形成した後、ホトエッチ忙
より、ゲート部とソースドレイン部となる部分の酸化膜
管除去し、ゲート酸化を行なって薄いゲート絶縁膜３２
を形成する。このと婁１１−ｇれ九厚い酸化７１１３１
の一端ムはチャネＡＩＩとなるＰウェル拡散、及ｄＭ＋
拡散のマスク位置で規定し、他ＱＢはゲート位置管規定
するものである。
伽） ゲート絶縁膜３２及びドレインｌｌＮ一層２２の
上ｔ４１５ように多結晶８１層３３を形成し、仁れをマ
スクとしてソース＠ＫＢ（ボロン）ｔイオン打込みによ
り導入し、アニー九処瑠によｐＰ−層２０＆Ｃｌ１１続
し、かつゲート艶縁膜下にのひる深いＰウェル領域３４
を形成する。
上ｔ４１５ように多結晶８１層３３を形成し、仁れをマ
スクとしてソース＠ＫＢ（ボロン）ｔイオン打込みによ
り導入し、アニー九処瑠によｐＰ−層２０＆Ｃｌ１１続
し、かつゲート艶縁膜下にのひる深いＰウェル領域３４
を形成する。
（０） ドレイン簡の多結晶Ｂｉ膚嶋３を選択的に除
去し、的えばム８（ε票）をデポジット・拡散すること
によりソース・ドレインとなる浅いＮ＋領域３５．３６
１−形成する。このとき、多結晶８１層３３ｉＣＮ
不純物がドープされ低抵抗化され元ゲート電４ｉｋＧｔ
得る。
去し、的えばム８（ε票）をデポジット・拡散すること
によりソース・ドレインとなる浅いＮ＋領域３５．３６
１−形成する。このとき、多結晶８１層３３ｉＣＮ
不純物がドープされ低抵抗化され元ゲート電４ｉｋＧｔ
得る。
（ホ） ソース・ドレイ／となるＨ 半導体領域表面３
５．３６にム１３７を選択的に慕情してソース電極Ｂ、
ドレイン電極りを形成する。
５．３６にム１３７を選択的に慕情してソース電極Ｂ、
ドレイン電極りを形成する。
以上述べたプロセスによｐ＃！造されたｙチャネルｍｏ
ｓＦＩｔにおｉては、同図（ａて示すように１１！縁ゲ
ート３２とチャネル部との富なりｌが工１（ＩＬ）の厚
い酸化膜３１のムーＢ位ｆｌｌＫより自己整合的に規定
される微小のチャンネル長か得られ、入力容量Ｏｔ ｓ
。の大輪な低減（向えは約」／２）が！Ｉ］１１１＠と
なる。
ｓＦＩｔにおｉては、同図（ａて示すように１１！縁ゲ
ート３２とチャネル部との富なりｌが工１（ＩＬ）の厚
い酸化膜３１のムーＢ位ｆｌｌＫより自己整合的に規定
される微小のチャンネル長か得られ、入力容量Ｏｔ ｓ
。の大輪な低減（向えは約」／２）が！Ｉ］１１１＠と
なる。
実施−ｊ３
ｇ５図は実施Ｍ２で貌明したＨチャネルパワーＭＯ８Ｆ
ＩＣＴＩＣおいて、ゲート型物の１層目を低比抵抗多結
晶８１層３７により形成するとともＫ・２、鳩目を低比
抵抗の金属膜、向えばＭＱ（モリプデ７）１１１３Ｂを
重ねて形成した場合の飼である。
ＩＣＴＩＣおいて、ゲート型物の１層目を低比抵抗多結
晶８１層３７により形成するとともＫ・２、鳩目を低比
抵抗の金属膜、向えばＭＱ（モリプデ７）１１１３Ｂを
重ねて形成した場合の飼である。
なお（ソース及びドレイン知コンタクトする電極３９は
ＭＯ又はムｌを使用す、る。このようにゲート電ｌｌ１
ｉ２層とす◆ことくよりゲート及びゲートに接続する配
−の抵抗を低減できる。
ＭＯ又はムｌを使用す、る。このようにゲート電ｌｌ１
ｉ２層とす◆ことくよりゲート及びゲートに接続する配
−の抵抗を低減できる。
実施ガ 番
１１６図−）〜（０）は実施ＩＰ１２ 、 ：（で脱明
し九証チャ＄Ａ／＜’７−Ｍ０Ｂ’１ｌＲ１ＶＣ＞いて
、ゲート絶縁膜を階段状にしてドレイン−が厚くなるよ
うく形成する場合のプロセスの一部を示す。（ＩＬ）ゲ
ート絶縁１［３２を形成後、そのソース−の−ｉｉ管エ
ツｆ除去する。
し九証チャ＄Ａ／＜’７−Ｍ０Ｂ’１ｌＲ１ＶＣ＞いて
、ゲート絶縁膜を階段状にしてドレイン−が厚くなるよ
うく形成する場合のプロセスの一部を示す。（ＩＬ）ゲ
ート絶縁１［３２を形成後、そのソース−の−ｉｉ管エ
ツｆ除去する。
（１））・ゲート酸化を行ない、新たな薄い絶縁膜３２
を得るとともに、初めの絶縁［１３２’は厚１’に少し
増すことになる。
を得るとともに、初めの絶縁［１３２’は厚１’に少し
増すことになる。
（０） 完成シタ状＠ｆ）ＭＯｇＰＩＴｌ示す゛。こ
のようにゲート絶縁膜３２１ドレインーー【厚（するこ
とにより、ＭＯａＦ１丁動作時ｆｆｃの部分ての電界集
中か緩和逼れ、耐圧を向上するＣとがてｌる・実施Ｎ５ 第７図は前記した嚢施ＩＦ１３．一番でし明したパワー
ＭＯ８Ｐｌテにおいて、Ｐウェル層３４表面よりＰ＋基
板２１に達するＰ 拡散層４０１に設け、これをＮ＋ン
ソーの電極４１とｉｉ＊したｎｔ−示す。
のようにゲート絶縁膜３２１ドレインーー【厚（するこ
とにより、ＭＯａＦ１丁動作時ｆｆｃの部分ての電界集
中か緩和逼れ、耐圧を向上するＣとがてｌる・実施Ｎ５ 第７図は前記した嚢施ＩＦ１３．一番でし明したパワー
ＭＯ８Ｐｌテにおいて、Ｐウェル層３４表面よりＰ＋基
板２１に達するＰ 拡散層４０１に設け、これをＮ＋ン
ソーの電極４１とｉｉ＊したｎｔ−示す。
又、第８図はＰ＋拡散層を形成する代りに表面よりＰ＋
基板に達する深さく１０〜２０μｍ・）の凹陥部番２１
に形成し、Ｐ 基板上Ｎ ソース電極とｔＡノ配−４３
により接続する列を示す。これらの構造によれば電Ｒは
ノースからＰ＋基板２１に直接に通るよう複数のソース
ワイヤは不擬ト°なり、ワイヤ自体のインダクタンスが
なくなり、又ワイーヤボンデイング工数がガえに２７３
に減少しコス′ト節振に寄与て哀る。
基板に達する深さく１０〜２０μｍ・）の凹陥部番２１
に形成し、Ｐ 基板上Ｎ ソース電極とｔＡノ配−４３
により接続する列を示す。これらの構造によれば電Ｒは
ノースからＰ＋基板２１に直接に通るよう複数のソース
ワイヤは不擬ト°なり、ワイヤ自体のインダクタンスが
なくなり、又ワイーヤボンデイング工数がガえに２７３
に減少しコス′ト節振に寄与て哀る。
本発明に骨ＫＧＨｇ帯の超高蜘波で使用するパワーＭＯ
８νｌ’ｌ’Ｋｊ用して有効である。
８νｌ’ｌ’Ｋｊ用して有効である。
第１−及び第２図はこれまでのパワーＭ０８１１Ｔの例
を示す＃面図、第３図（ａ）〜（勾は本発明の一４Ｊｆ
ｌｔ例１のＭｏ２）嶌テのプロセスを示す工程Ｉ＃Ｉｔ
ｈ図、Ｗ４ ＋’＃；ｌ’本ＩＡｋ１４（Ｄ実ｙ＠ ｎ
２ ）Ｍ Ｏａ ｙ ｙａＴのプロセスを示す工種１１
ｈ面図、第５図鉱本発明の実施的３のＭＯＢＦｌ？の断
面図、第６図（ａ）〜（Ｃ）は本発明の実施Ｐ１４のＭ
Ｏ１ｉｌＦｌテの一部プロセスを示す工種断面図、第７
図及び第８図は本発明の実施−同５０Ｍ０８ＦＩｉ？を
示す＃面図である。 １・・・Ｐ 基板、２・・・Ｐ一層（基板）、３．４・
；・Ｈ−ウェル゛、５，６・・・１゛ソース、ドレイン
、７・・・ゲート絶縁膜、８・・・ゲート、９・・１−
オフセットゲート、１１・・・Ｎ−エピタキシャル層、
１２・・・４ｖｓ酸化換、１３・・・Ｐウェル、１４．
．１５・・・Ｎ＋ソース、ドレイン、１６・・・ゲート
絶縁膜、１７・・・−ゲート、２１・・・Ｐ＋基板、２
２・・・Ｐ一層（基板）、２２・・・Ｎ−エビタ中ビャ
ル層、２３・・・厚い酸化膜、２ト・マス夛、２５．２
−６・・・１ソース、ドレイン、２７・・・Ｐウェル、
２゛８・・・厚い酸化膜、２９・・・ゲート酸化膜、３
０・・・導体層、３１・・・厚ｉ酸化膜、３２・・・ゲ
ート絶縁膜、３３・・・多結轟８１層、３４・・・Ｐウ
ェル、３５．３６・・・Ｎ ソース・ドレイン３７・・
・低比抵抗半導体層、３−８・・・低比抵抗金属層、４
０・・・Ｐ 拡散層、４１・・・ム１ｔｊｉ！麿、６２
・・・凹陥部、４３・・・ＡＩ配鍔。 第 １ 図 第 ２ 図。 ／Ｊ 第 ３ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 ２／
を示す＃面図、第３図（ａ）〜（勾は本発明の一４Ｊｆ
ｌｔ例１のＭｏ２）嶌テのプロセスを示す工程Ｉ＃Ｉｔ
ｈ図、Ｗ４ ＋’＃；ｌ’本ＩＡｋ１４（Ｄ実ｙ＠ ｎ
２ ）Ｍ Ｏａ ｙ ｙａＴのプロセスを示す工種１１
ｈ面図、第５図鉱本発明の実施的３のＭＯＢＦｌ？の断
面図、第６図（ａ）〜（Ｃ）は本発明の実施Ｐ１４のＭ
Ｏ１ｉｌＦｌテの一部プロセスを示す工種断面図、第７
図及び第８図は本発明の実施−同５０Ｍ０８ＦＩｉ？を
示す＃面図である。 １・・・Ｐ 基板、２・・・Ｐ一層（基板）、３．４・
；・Ｈ−ウェル゛、５，６・・・１゛ソース、ドレイン
、７・・・ゲート絶縁膜、８・・・ゲート、９・・１−
オフセットゲート、１１・・・Ｎ−エピタキシャル層、
１２・・・４ｖｓ酸化換、１３・・・Ｐウェル、１４．
．１５・・・Ｎ＋ソース、ドレイン、１６・・・ゲート
絶縁膜、１７・・・−ゲート、２１・・・Ｐ＋基板、２
２・・・Ｐ一層（基板）、２２・・・Ｎ−エビタ中ビャ
ル層、２３・・・厚い酸化膜、２ト・マス夛、２５．２
−６・・・１ソース、ドレイン、２７・・・Ｐウェル、
２゛８・・・厚い酸化膜、２９・・・ゲート酸化膜、３
０・・・導体層、３１・・・厚ｉ酸化膜、３２・・・ゲ
ート絶縁膜、３３・・・多結轟８１層、３４・・・Ｐウ
ェル、３５．３６・・・Ｎ ソース・ドレイン３７・・
・低比抵抗半導体層、３−８・・・低比抵抗金属層、４
０・・・Ｐ 拡散層、４１・・・ム１ｔｊｉ！麿、６２
・・・凹陥部、４３・・・ＡＩ配鍔。 第 １ 図 第 ２ 図。 ／Ｊ 第 ３ 図 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 ２／
Claims (1)
- 【特許請求の範囲】 １、低比抵抗第１導電製半曝体基−１板生向と中層の尚
比抵抗１ｇ１導電製半導体層及び上層の高比抵抗ｇ２４
１半導体層との三層牛導体基板において上記第２４電型
半導体層の表面の一部から上配高比抵抗第１導電型半導
体層に１１！続する第１導電製半導体ウェル１１１１壊
會有し、この藤１尋電製半尋体つ工＾領域表曲の一部及
び前記第２４電整半導体層表面の他の一部に低比紙Ｍ第
２導電製半導体領域１に設けてンース及びドレインとし
、このうちンース絢の低比抵抗第２導電ｆｆ１−城は第
１導電型ウニＡ餉域と共通の拡散マスクを通して自己整
合的に形成したものであり、第２導電型愉域の及ばない
＠ｌ尋Ｗ型ウつル曽領域面をチャポル部としてＣの上に
絶縁ＩＩｔ−介してゲート電極を形成して収るｌｅ鰍ゲ
ート製半導体装置・ ２、上記絶Ｉｌ換は拡散マスクの一部として共用するこ
と和よりチャネル部とゲートの位置を自己整合的に規定
しである特許請求の範囲第１項に記載の絶縁ゲート朧半
導体装置。 ３、上記絶縁ゲートは不純物ドープ半導体層の上に導体
ａｔ影形成たものでめる脣１ＦＦｌｌＩ求の範囲第２項
に記載の絶縁ゲート型・半導体装置。 ４、−上記絶ｔＩＲａ１１はチャネル部位置からドレイ
ン−Ｋかけて順久離くなる階段上に設けてるる特許請求
の範囲第２項又はＩＡ３項に記載の絶縁ゲート蓋半導体
装置。 ５、 Ｐ Ｅ’ Ｍ （父はＭ Ｍ Ｐ
）ｗ三層８１半４体基板において上層Ｎ−麺表圓上の
一部に辱い酸化膜とこの厚い酸化膜に隣接する博い歇化
換管形醜し、上記率い酸化膜ｔマδりとして上層Ｍ−（
Ｐ−）ＪＩＩＫ！’（Ｍ）皺不純物及びＭ ＋ （ｖ
＋ ）童不純物ｔ−Ｍ−（Ｐ−）層に導入し七の拡敏逮
直の差＾ｔ−利用して呻−（Ｎ−）層忙接綬する深いＰ
（Ｍ）ウェル石浅いＭ（Ｐ、）払歓領域を形成するとと
もに、横方向に延びたｉ’（Ｍ）層表向ｔチャネん廊と
し、この上に前記博−歇１ヒ線を介し低比抵抗牛導体層
文は、及び導、体層を設けてゲートとすることを°ｌ＃
黴とする絶縁ケート半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187048A JPS5889865A (ja) | 1981-11-24 | 1981-11-24 | 絶縁ゲ−ト型半導体装置及びその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187048A JPS5889865A (ja) | 1981-11-24 | 1981-11-24 | 絶縁ゲ−ト型半導体装置及びその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5889865A true JPS5889865A (ja) | 1983-05-28 |
Family
ID=16199256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187048A Pending JPS5889865A (ja) | 1981-11-24 | 1981-11-24 | 絶縁ゲ−ト型半導体装置及びその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889865A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0185415A2 (en) * | 1984-12-21 | 1986-06-25 | Koninklijke Philips Electronics N.V. | Conductivity-enhanced combined lateral MOS/bipolar transistor |
| JPS61172371A (ja) * | 1985-01-28 | 1986-08-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH03261176A (ja) * | 1990-03-12 | 1991-11-21 | Matsushita Electron Corp | 二重拡散ｍｏｓトランジスタ |
| US6083785A (en) * | 1996-06-17 | 2000-07-04 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device having resistor film |
| JP2003060194A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2005228906A (ja) * | 2004-02-13 | 2005-08-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2009117670A (ja) * | 2007-11-07 | 2009-05-28 | Oki Semiconductor Co Ltd | 半導体素子およびその製造方法 |
| JP2009283784A (ja) * | 2008-05-23 | 2009-12-03 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
1981
- 1981-11-24 JP JP56187048A patent/JPS5889865A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0185415A2 (en) * | 1984-12-21 | 1986-06-25 | Koninklijke Philips Electronics N.V. | Conductivity-enhanced combined lateral MOS/bipolar transistor |
| JPS61172371A (ja) * | 1985-01-28 | 1986-08-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH03261176A (ja) * | 1990-03-12 | 1991-11-21 | Matsushita Electron Corp | 二重拡散ｍｏｓトランジスタ |
| US6083785A (en) * | 1996-06-17 | 2000-07-04 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device having resistor film |
| US6603172B1 (en) | 1996-06-17 | 2003-08-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2003060194A (ja) * | 2001-08-10 | 2003-02-28 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2005228906A (ja) * | 2004-02-13 | 2005-08-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2009117670A (ja) * | 2007-11-07 | 2009-05-28 | Oki Semiconductor Co Ltd | 半導体素子およびその製造方法 |
| JP4700043B2 (ja) * | 2007-11-07 | 2011-06-15 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
| JP2009283784A (ja) * | 2008-05-23 | 2009-12-03 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
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