JPH0230116B2 - - Google Patents
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- Publication number
- JPH0230116B2 JPH0230116B2 JP56001000A JP100081A JPH0230116B2 JP H0230116 B2 JPH0230116 B2 JP H0230116B2 JP 56001000 A JP56001000 A JP 56001000A JP 100081 A JP100081 A JP 100081A JP H0230116 B2 JPH0230116 B2 JP H0230116B2
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifiers
- data lines
- sense
- adjacent
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 2
- 239000011295 pitch Substances 0.000 description 7
- 230000035945 sensitivity Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関する。
第１図に従来の記憶装置のレイアウトの一例を
示す。第１図ではセンスアンプSAの２入力とな
る２本のデータ線の組（D1，1），（D2，2）が
それぞれセンスアンプに対して反対方向に配置さ
れ、センスアンプはデータ線に対し同一端部側に
のみ配されている。この場合、上記センスアンプ
のレイアウトピツチｄ、すなわち隣接するデータ
線間の長さ、は上記データ線に接続されたメモリ
セルのピツチによつて、決定されることになる。
示す。第１図ではセンスアンプSAの２入力とな
る２本のデータ線の組（D1，1），（D2，2）が
それぞれセンスアンプに対して反対方向に配置さ
れ、センスアンプはデータ線に対し同一端部側に
のみ配されている。この場合、上記センスアンプ
のレイアウトピツチｄ、すなわち隣接するデータ
線間の長さ、は上記データ線に接続されたメモリ
セルのピツチによつて、決定されることになる。
一般にメモリセルサイズは64K、256K、1Mビ
ツトと次第に大容量になるにつれ縮小化の傾向に
ある。このことは当然メモリセルに連なるセンス
アンプにも及ぶことになり、メモリセルのピツチ
に上記センスアンプSA1，SA2を収めることは甚
だ困難となつており、高密度な記憶装置を実現す
ることの１つの障害になつていた。さらにメモリ
セルの縮小化に伴ないセンスアンプの高感度化が
要求されているが、制限されたピツチで高感度な
センスアンプを実現することも回路技術上困難で
あつた。
ツトと次第に大容量になるにつれ縮小化の傾向に
ある。このことは当然メモリセルに連なるセンス
アンプにも及ぶことになり、メモリセルのピツチ
に上記センスアンプSA1，SA2を収めることは甚
だ困難となつており、高密度な記憶装置を実現す
ることの１つの障害になつていた。さらにメモリ
セルの縮小化に伴ないセンスアンプの高感度化が
要求されているが、制限されたピツチで高感度な
センスアンプを実現することも回路技術上困難で
あつた。
本発明の目的は高密度化され、かつ高感度化さ
れた半導体記憶回路装置を提供することにある。
れた半導体記憶回路装置を提供することにある。
本発明による半導体記憶装置はセンスアンプの
２入力に連なる２本のデータ線がそれぞれ反対方
向に配置され、かつ上記データ線の複数個のピツ
チに対して上記センスアンプをデータ線の方向に
ならべて配置したことを特徴とする。
２入力に連なる２本のデータ線がそれぞれ反対方
向に配置され、かつ上記データ線の複数個のピツ
チに対して上記センスアンプをデータ線の方向に
ならべて配置したことを特徴とする。
本発明による記憶装置の一実施例を第２図、第
３図を参照して説明する。第３図の例ではメモリ
セルMCは周知の１トランジスタ型で構成されて
いる。行デコーダ１２によつて駆動されるワード
線W1〜W6はデータ線（デイジツト線）D1，1
と交差部には図示の如くメモリセルMCが配され
てメモリセルマトリツクスが構成されている。こ
こで特徴的なことはセンスアンプSAの配置であ
り（SA1，SA2），（SA3，SA4）と２つのセンス
アンプを一組として同一ピツチになるように重ね
て配しそれぞれデータ線D1，1D2，2……D4，
D4が接続されている。このような配列によつて、
第２図に示すようにセンスアンプSA1，SA2はそ
れぞれ従来の約２倍の幅でレイアウトすることが
可能となる。言い代えるとメモリセルのピツチが
ｄからd′（d′＜ｄ）と小さくなつてきても、より
高感度のセンスアンプを用いることが可能とな
る。センスアンプSA3，SA4も同様に配置されて
いる。これらセンスアンプSA1，SA2，……SA4
で増幅検出されたデータは列デコーダ１１の出力
によつて制御されるゲート回路１６，１７を介し
てデータバスDB，に選択的に伝達され、出
力アンプ１３を介して出力される。データバス
DB，には書込ゲート１５，１４が結合され、
書込信号Ｗに応答して真補の入力1N，1が伝達
されるように構成されている。
３図を参照して説明する。第３図の例ではメモリ
セルMCは周知の１トランジスタ型で構成されて
いる。行デコーダ１２によつて駆動されるワード
線W1〜W6はデータ線（デイジツト線）D1，1
と交差部には図示の如くメモリセルMCが配され
てメモリセルマトリツクスが構成されている。こ
こで特徴的なことはセンスアンプSAの配置であ
り（SA1，SA2），（SA3，SA4）と２つのセンス
アンプを一組として同一ピツチになるように重ね
て配しそれぞれデータ線D1，1D2，2……D4，
D4が接続されている。このような配列によつて、
第２図に示すようにセンスアンプSA1，SA2はそ
れぞれ従来の約２倍の幅でレイアウトすることが
可能となる。言い代えるとメモリセルのピツチが
ｄからd′（d′＜ｄ）と小さくなつてきても、より
高感度のセンスアンプを用いることが可能とな
る。センスアンプSA3，SA4も同様に配置されて
いる。これらセンスアンプSA1，SA2，……SA4
で増幅検出されたデータは列デコーダ１１の出力
によつて制御されるゲート回路１６，１７を介し
てデータバスDB，に選択的に伝達され、出
力アンプ１３を介して出力される。データバス
DB，には書込ゲート１５，１４が結合され、
書込信号Ｗに応答して真補の入力1N，1が伝達
されるように構成されている。
以上本発明を実施例に沿つて説明したが本発明
は上記の実施例に限定されるものではなく任意の
タイプの記憶装置に適応できるものである。
は上記の実施例に限定されるものではなく任意の
タイプの記憶装置に適応できるものである。
第１図は従来の記憶装置の一例を示すブロツク
図、第２図、第３図は本発明の一実施例による記
憶装置を示すブロツク図である。 MC……メモリセル、SA1〜SA4……センスア
ンプ、D1 1〜D4 4……データ線、W1〜W6……
ワード線。
図、第２図、第３図は本発明の一実施例による記
憶装置を示すブロツク図である。 MC……メモリセル、SA1〜SA4……センスア
ンプ、D1 1〜D4 4……データ線、W1〜W6……
ワード線。
Claims (1)
- １ 複数のセンスアンプが列方向に隣接して配置
され、該センスアンプよりも大きさが充分小さい
メモリセルが行列状に配置され、各センスアンプ
に接続してそれぞれ行方向に延在する複数のデー
タ線が配置された記憶装置において、隣り合う２
つのセンスアンプを行方向に相互にずらすととも
に隣接して配置された２つのセンスアンプの列方
向に占める合計の長さを小さくし、この小さくさ
れた長さで該２つのセンスアンプに接続される全
てのデータ線を行方向に配置したことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56001000A JPS57113484A (en) | 1981-01-07 | 1981-01-07 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56001000A JPS57113484A (en) | 1981-01-07 | 1981-01-07 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57113484A JPS57113484A (en) | 1982-07-14 |
| JPH0230116B2 true JPH0230116B2 (ja) | 1990-07-04 |
Family
ID=11489311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56001000A Granted JPS57113484A (en) | 1981-01-07 | 1981-01-07 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57113484A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612603B2 (ja) * | 1986-12-22 | 1994-02-16 | 日本電気株式会社 | 半導体集積化メモリ |
| JPS63204590A (ja) * | 1987-02-19 | 1988-08-24 | Nec Corp | 半導体集積化メモリ |
| JPH0612605B2 (ja) * | 1987-03-18 | 1994-02-16 | 日本電気株式会社 | 半導体集積化メモリ |
-
1981
- 1981-01-07 JP JP56001000A patent/JPS57113484A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57113484A (en) | 1982-07-14 |
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