JPH01184787A - 半導体メモリ - Google Patents

半導体メモリ

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JPH01184787A
JPH01184787A JP63008912A JP891288A JPH01184787A JP H01184787 A JPH01184787 A JP H01184787A JP 63008912 A JP63008912 A JP 63008912A JP 891288 A JP891288 A JP 891288A JP H01184787 A JPH01184787 A JP H01184787A
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divided data
sense amplifier
pair
main data
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JP63008912A
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Masaru Koyanagi
勝 小柳
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は半導体メモリに関し、特に大容量の半導体メ
モリに関する。
（従来の技術） 大容量の半導体メモリではビット線に接続されるメモリ
セルの数が多いため、ビット線にはそれらメモリセルに
よって付加される寄生容量が非常に大きい。これは、デ
ータの読出し速度を制限する原因となる。
そこで、従来は第６図に示すような構成のビット線分割
方式が採用されていた。第６図の半導体メモリおいて、
センスアンプＳＡＩの両端には主データ線対Ｂｌｌ、　
　Ｂ１２が接続され、この主データ線対Ｂ　１１．　　
Ｂ　１２には複数の転送スイッチＳ　１１゜Ｓ１２．　
　ＳＬ３．　５１４を介して分割データ線対Ｂ　Ｓ　１
１゜Ｂ５１２と、分割データ線対Ｂ５１３．ＢＳＬ４と
が接続されている。Ｔｌｌ、　Ｔ１２は主データ線対と
分割データ線対との間のデータの転送をそれぞれ制御す
る転送制御線であり、Ｔｌｌが選択された場合はスイッ
チＳｌｌ、Ｓ１２が、またＴ１２が選択された時はスイ
ッチＳ１３．Ｓ１４がそれぞれオンし、対応する分割デ
ータ線対と主データ線対を接続する。各分割データ線対
にはそれぞれ複数のメモリセルＣ１ｌ、　　Ｃ１２，Ｃ
１３，Ｃ１４が接続されている。Ｗｌｌ。
Ｗ１２．　Ｗ１３．　Ｗ１４はそれぞれ行線であり、こ
れによってメモリセルが選択される。
行線Ｗｌｌ−Ｗ１４のうちの１つが選択されると、この
選択された行線につながるメモリセルの情報は対応する
分割データ線に転送され、この分割データ線と主データ
線を接続するスイッチの制御線が選択されることにより
、分割データ線の情報が主データ線に転送される。この
選択されたセルの情報は、主データ線対Ｂｌｌ、　８１
２間の微少電位差という形で現われ、これをセンスアン
プＳＡＩで増幅することにより主データ線のデータ内容
、つまり“１”、“０″が決定される。
このような分割データ線方式は、センスアンプＳＡＩに
繋がるデータ線全体の寄生容量を減少できるため、主デ
ータ線を比較的長くとれて集積化し易い特徴がある。し
かし、この分割データ線方式においても、セル情報であ
る微少電荷を分割データ線と主データ線の容量で分は合
うことになるため、主データ線の長さは制限される。し
たがって、主データ線に繋ぐことが可能な分割データ線
の数も制限されてしまう。
また、後述するように、従来方式では選択されたメモリ
セルに繋がる分割データ線を全て１対１で主データ線に
つなぐ必要があるので、１列毎に分割データ線対と１対
の主データ線とが必要になり、これら主データ線により
占有される面積が大きくなる欠点がある。
（発明が解決しようとする課題） この発明は前述の事情に鑑みなされたもので、従来の分
割データ線方式のメモリでは主データ線対に接続できる
分割データ線対の数が制限されそのレイアウトが困難で
あった点を改善してレイアウトの簡略化および回路面積
の縮小を図ると共に、機能の多様化を実現できる半導体
メモリを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） この発明による半導体メモリは、行および列のマトリク
ス状に複数のメモリセルが配置されたメモリセルアレイ
を有する半導体メモリにおいて、列方向に複数に分割さ
れ、その各々に複数のメモリセルが接続される複数の分
割データ線対と、前記複数の分割データ線対に実質的に
平行に配置され、データ入出力線に結合される主データ
線対と、前記各分割データ線対と前記主データ線との間
にそれぞれ挿入され、その間の結合を制御する第１のス
イッチ手段と、前記複数の分割データ線対のうち列方向
に隣接する２個の分割データ線対間に設けられるセンス
アンプと、このセンスアンプとこれを挟む前記２個の分
割データ線対との間にそれぞれ挿入され、その間の結合
を制御する第２のスイッチ手段とを具備することを特徴
とする。
（作用） 前記構成の半導体メモリにあっては、分割データ線対に
センスアンプが結合されるので、そのセンス感度は分割
データ線対のみで決定することができる。さらに、セン
スアンプは隣接する分割データ線対間で共用されるため
、センスアンプにょるパターン面積の増大を招くことも
ない。したがって、主データ線対を長く伸ばすことがで
きると共に、レイアウトの簡略化および集積度の向上を
図ることが可能となる。
（実施例） 以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る半導体メモリを示す
もので、一端がデータの入出力を行なうＩｌｏ、Ｉ１０
線（図示せず）に結合された主データ線対Ｂ３１．　　
Ｂ３２には、これと実質的に平行に配置された分割デー
タ線対Ｂ５３１．　　Ｂ５３２、および分割データ線対
Ｂ５３３．Ｂ５３４が各々スイッチＳ１１．Ｓ１２、お
よびＳ１３．Ｓ１４を介して接続されている。
スイッチＳ３１．Ｓ３２はそれぞれ転送制御線Ｔ３１が
付勢されることによってオン状態に制御され、分割デー
タ線対Ｂ５３１．Ｂ５３２と主データ線対Ｂ３１．　　
Ｂ３２との間のデータ転送を行なう。また、スイッチＳ
８３．Ｓ３４はそれぞれ転送制御線Ｔ３２が付勢される
ことによってオン状態に制御され、分割データ線対Ｂ５
３３．Ｂ５３４と主データ線対Ｂ３１゜Ｂ３２との間の
データ転送を行なう。
分割データ線対Ｂ５３１．Ｂ５３２と分割データ線対Ｂ
５３３．Ｂ５３４との間には、センスアンプ５Ａ３１が
設けられており、このセンスアンプ５Ａ３１はこれら２
つの分割データ線対間で共通に使用される。すなわち、
分割データ線対Ｂ　Ｓ　３１゜Ｂ５３２とセンスアンプ
５Ａ３１との間には転送制御線５Ｔ３１によりスイッチ
ング制御されるスイッチ５Ｓ３１．　５Ｓ３２が設けら
れ、また分割データ線対Ｂ５３３．Ｂ５３２とセンスア
ンプ５Ａ３１との間には転送制御線５Ｔ３２によりスイ
ッチング制御されるスイッチ５Ｓ３３，５Ｓ３４が設け
られている。
また、この図において、Ｃ３１〜Ｃ３４はそれぞれ１個
のトランジスタと１個のキャパシタよりなるメモリセル
であり、これらは行線Ｗ３１−Ｗ３４によってそれぞれ
選択される。
例えば、行アドレス信号により行線Ｗ３２が付勢された
場合には、制御線５Ｔ３１によってスイッチ５Ｓ３１．
５Ｓ３２がそれぞれオンになる。この結果、メモリセル
Ｃ３２からの微少な電荷情報はセンスアンプ５Ａ３１に
よって増幅される。そして、制御線Ｔ３１によりスイッ
チＳ３１．Ｓ３２がそれぞれオンとなることによって、
その情報は主データ線対Ｂ　３１゜Ｂ３２へ転送される
。
このように分割データ線対にセンスアンプを設けると、
そのセンス感度は分割データ線内だけで決定されるため
、主データ線を長く伸ばすことができ、主データ線に接
続される分割データ線の数を従来より増加することが可
能となる。さらに、第１図のようにセンスアンプを２つ
の分割データ線対間で共有する構成にすることによって
、センスアンプによるバタン面積の増大を防ぐことがで
きる。したがって、レイアウトの簡略化および集積度の
向上が可能となる。
第２図はこの発明の第２の実施例を示すもので、分割デ
ータ線対それぞれにセンスアンプを設けると共に、隣接
する列間で主データ線対の内の一方の主データ線を共用
する構成になっている。すなわち、分割データ線対Ｂ５
４１．Ｂ５４２にはセンスアンプ５Ａ４１が設けられ、
同様にして分割データ線対Ｂ５４３．Ｂ５４４にはセン
スアンプ５Ａ４２が設けられている。また、隣の列の分
割データ線対Ｂ５４５．Ｂ５４Ｂにはセンスアンプ５Ａ
４３が設けられ、そして分割データ線対Ｂ５４７．Ｂ５
４８にもセンスアンプ５Ａ４４が設けられている。
主データ線Ｂ４１は、転送制御線Ｔ４１によりスイッチ
ング制御されるスイッチＳ４１を介して分割データ線Ｂ
５４１に接続されると共に、制御線Ｔ４３によりスイッ
チング制御されるスイッチＳ４３を介して分割データ線
Ｂ５４３に接続されている。また、主データ線Ｂ４２は
、制御線Ｔ４１によりスイッチング制御されるスイッチ
Ｓ４２を介して分割データ線Ｂ５４２に接続されると共
に、制御線Ｔ４３によりスイッチング制御されるスイッ
チＳ４４を介して分割データ線Ｂ５４４に接続されてい
る。さらに、この主データ線Ｂ４２には、制御線Ｔ４２
によりスイッチング制御されるスイッチＳ４５を介して
分割データ線Ｂ５４５が接続されると共に、制御線Ｔ４
４によりスイッチング制御されるスイッチＳ４７を介し
て分割データ線Ｂ５４７に接続されている。そして、主
データ線Ｂ４３は、制御線Ｔ４２によりスイッチング制
御されるスイッチ３４Ｂを介して分割データ線Ｂ５４Ｇ
に接続されると共に、制御線Ｔ４４によりスイッチング
制御されるスイッチＳ４８を介して分割データ線Ｂ５４
８に接続されている。
Ｃ４１〜Ｃ４８はそれぞれメモリセルであり、隣合う列
のメモリセルＣ４１，Ｃ４５は共に行線Ｗ４１によって
選択される。同様に、メモリセルＣ４２，Ｃ４Ｂは行線
Ｗ４２によって、メモリセルＣ４３，Ｃ４７は行ｍｗ４
ａによって、メモリセルＣ４４，Ｃ４８は行線Ｗ４４に
よってそれぞれ選択される。
このように、同一の行線で選択されるメモリセルを有す
る隣接する列間で主データ線対の一方の主データ線を共
用すれば、パターン面積を大幅に縮小することが可能と
なる。このような構成は、第６図に示したように主デー
タ線対にセンスアンプが設けられた従来のメモリでは実
現することができず、分割データ線対にセンスアンプを
設けることによって初めて実現できるものである。
したがって、この第２図の構成には第１図に示したよう
にセンスアンプを分割データ線間で共用する構成を適用
することができ、このようにすればさらにバタン面積の
縮小が可能となる。
また、このように主データ線対の一方の主データ線を共
用する構成にすると、選択された列における分割データ
線対の情報は主データ線対に読出され、選択されなかっ
た列における分割データ線では等価的にメモリセルのリ
フレッシュ動作が行われることになる。
また、書込み時においては、分割データ線対と主データ
線対間に設けられている複数のスイッチを同時にオンさ
せることによって、複数のメモリセルに同時にデータを
書込むことができる。
第３図はこの発明の第３の実施例を示すもので、隣接す
る２つの列間で主データ線対を共用する構成になってい
る。
この図において、分割データ線対Ｂ　Ｓ　５１゜Ｂ５５
２と分割データ線対Ｂ５５３．Ｂ５５４は同一列のもの
であり、分割データ線対Ｂ５５５．Ｂ５５Ｂと分割デー
タ線対Ｂ５５７．Ｂ５５８はその隣の列に対応するもの
である。これら２つの列間には一対の主データ線が配置
されており、この主データ線はこれら２列に共用されて
いる。
すなわち、主データ線Ｂ５１は、転送制御線Ｔ５１によ
りスイッチング制御されるスイッチＳ５２を介して分割
データ線Ｂ５５Ｌに接続されると共に、制御線Ｔ５３に
よりスイッチング制御されるスイッチＳ５４を介して分
割データ線Ｂ５５３に接続されている。また、この主デ
ータ線Ｂ５１は、転送制御線Ｔ５２によりスイッチング
制御されるスイッチ８５Ｂを介して隣の列の分割データ
線Ｂ５５Ｂに接続されると共に、制御線Ｔ５４によりス
イッチング制御されるスイッチＳ５８を介して分割デー
タ線Ｂ　Ｓ　５８に接続されている。同様に、主データ
線Ｂ５２は、制御線Ｔ５１によりスイッチング制御され
るスイッチ５５１を介して分割データ線Ｂ５５２に接続
され、また制御線Ｔ５３によりスイッチング制御される
スイッチＳ５３を介して分割データ線Ｂ５５４に接続さ
れると共に、制御線Ｔ５２によりスイッチング制御され
るスイッチＳ５５を介して分割データ線Ｂ５５５が接続
され、さらに制御線Ｔ５４によりスイッチング制御され
るスイッチＳ５７を介して分割データ線Ｂ５５７に接続
されている。
また、Ｃ５１〜Ｃ５８はそれぞれメモリセルであり、メ
モリセルＣ５１，Ｃ５５は行線Ｗ５１によって、メモリ
セルＣ５２，Ｃ５６は行線Ｗ５２によって、メモリセル
Ｃ５３，Ｃ５７は行線Ｗ５３によって、そしてメモリセ
ルＣ５４，Ｃ５８は行線Ｗ５４よって選択される。
このように２列間で１対の主データ線を共用する構成に
すると、さらにそのパターン面積の縮小が可能となる。
またさらに、主データ線対とデータ入出力線との間には
通常は１列に対して１対のスイッチが必要となるが、こ
のような構成にすればそのスイッチの数は１／２に削減
できる。したがって、このスイッチを制御するためのカ
ラムデコーダからの列選択線の数も１／２となる。この
ように列選択線の数を減らせるということは、それを駆
動するカラムデコーダの構成もそれに比例して簡略化で
きることになるので、今後型々微細化が進む集積回路に
おいて非常に有効である。
また、この第３図においても第１図のようにセンスアン
プを分割データ線対間で共用することができる。
第４図はこの発明の第４の実施例を示すもので、１列に
対し２対の主データ線を配置し、各分割データ線対毎に
それに接続される主データ線対を選択できるように構成
されている。
すなわち、分割データ線対Ｂ５８１．　　Ｂ５８２は、
転送制御線Ｔｅｌによりスイッチング制御されるスイッ
チＳＢＩ、Ｓ８２を介して主データ線対Ｂ６１゜ＢＯ２
に接続されると共に、転送制御線Ｔ６２によりスイッチ
ング制御されるスイッチＳ８３．Ｓ８４を介して主デー
タ線対８６３．　　Ｂ　８４に接続されている。
同様に、分割データ線対Ｂ５６３．Ｂ５８４は、転送制
御線Ｔ８３によりスイッチング制御されるスイッチＳ８
５．　　Ｓ８Ｂを介して主データ線対Ｂ６１．　　ＢＯ
２に接続されると共に、転送制御線ＴＯ４によりスイッ
チング制御されるスイッチＳ６７、Ｓ８８を介して主デ
ータ線対Ｂ　６３．　　Ｂ　８４に接続されている。
このような構成にすれば、同時に２つの分割データ線対
を選択することが可能となり、例えば分割データ線対Ｂ
５Ｂ１．Ｂ５８２でセンスした情報を主データ線対Ｂ８
１．　　ＢＯ２に転送し、分割データ線対Ｂ５Ｏ３，Ｂ
５６４でセンスした情報を主データ線対Ｂ　６３．　　
Ｂ　０４に転送することができる。あるいは一方の分割
データ線対と主データ線対の間で読出しを行なっている
時に、他方の主データ線対からもう一方の分割データ線
対のメモリセルにデータの書込みを行なうこともできる
。また、第４図のような構成で第２図および第３図で述
べたような主データ線の共有も可能である。さらに、セ
ンスアンプを２つの分割データ線対間で共用することも
できる。
第５図は第３図と同様に隣接する２つの列間で主データ
線対を共用する構成を示すものであるが、ここでは分割
データ線は図示のように２列間で交互に配設されている
。このようにしても、第３図と同様の効果を得ることが
できる。
［発明の効果〕 以上のようにこの発明によれば、主データ線対を長く伸
ばすことができると共に、レイアウトの簡略化および集
積度の向上を図ることが可能となる。さらに、主データ
線の共有化等によって、機能の多様化が実現できる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わる半導体メモリを示
す構成図、第２図乃至第５図はそれぞれこの発明の他の
実施例を示す図、第６図は従来の半導体メモリを示す図
である。 Ｂ　３１．　　Ｂ　３２・・・主データ線対、Ｂ　Ｓ　
３１．　　Ｂ　Ｓ　３２・・・分割データ線対、５ＡＩ
Ｉ・・・センスアンプ、ｃ３１〜Ｃ３４・・・メモリセ
ル、ＷＢ２−ＷＢ２・・・行線。 出願人代理人　弁理士　鈴江武彦

Claims (1)

  1. 【特許請求の範囲】 （１）行および列のマトリクス状に複数のメモリセルが
    配置されたメモリセルアレイを有する半導体メモリにお
    いて、 列方向に複数に分割され、その各々に複数のメモリセル
    が接続される複数の分割データ線対と、 前記複数の分割データ線対に実質的に平行に配置され、
    データ入出力線に結合される主データ線対と、 前記各分割データ線対と前記主データ線との間にそれぞ
    れ挿入され、その間の結合を制御する第１のスイッチ手
    段と、 前記複数の分割データ線対のうち列方向に隣接する２個
    の分割データ線対間に設けられるセンスアンプと、 このセンスアンプとこれを挟む前記２個の分割データ線
    対との間にそれぞれ挿入され、その間の結合を制御する
    第２のスイッチ手段とを具備することを特徴とする半導
    体メモリ。（２）前記センスアンプは前記複数の分割デ
    ータ線対毎にそれぞれ独立して設けられ、前記第２のス
    イッチ手段を介さずに分割データ線対に直接接続されて
    いることを特徴とする請求項１記載の半導体メモリ。 （３）前記主データ線対の一方の主データ線は、それに
    隣接する列の一方の主データ線として共通に使用される
    ことを特徴とする請求項２記載の半導体メモリ。 （４）前記主データ線対は、それに隣接する列の主デー
    タ線対として共通に使用されることを特徴とする請求項
    ２記載の半導体メモリ。
JP63008912A 1988-01-19 1988-01-19 半導体メモリ Pending JPH01184787A (ja)

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US07/298,133 US4970685A (en) 1988-01-19 1989-01-18 Semiconductor memory device having a divided bit line structure
KR1019890000528A KR890012320A (ko) 1988-01-19 1989-01-19 반도체기억장치
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