JPH0373146B2 - - Google Patents
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- Publication number
- JPH0373146B2 JPH0373146B2 JP59208606A JP20860684A JPH0373146B2 JP H0373146 B2 JPH0373146 B2 JP H0373146B2 JP 59208606 A JP59208606 A JP 59208606A JP 20860684 A JP20860684 A JP 20860684A JP H0373146 B2 JPH0373146 B2 JP H0373146B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- word lines
- wiring
- matrix
- gate circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 5
- 230000003068 static effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に係わり、特にワード
線のレイアウトを改善した半導体記憶装置に関す
る。
線のレイアウトを改善した半導体記憶装置に関す
る。
いわゆるフイリツプフロツプ型メモリセルを用
いたスタテイツク型半導体記憶装置における従来
の基本レイアウト例を第４図に示す。第４図にお
いては、センスアンプ１より出た複数のデータ線
D1 1〜D4，4と複数のワード線W1，W1′，W2，
W2′とによつてマトリツクスを構成し、マトリツ
クスの交点にメモリセル４を配設している。ワー
ド線W1，W1′，W2，W2′は行デコーダ３による
出力で選択されるゲート回路２を介して接続され
ている。
いたスタテイツク型半導体記憶装置における従来
の基本レイアウト例を第４図に示す。第４図にお
いては、センスアンプ１より出た複数のデータ線
D1 1〜D4，4と複数のワード線W1，W1′，W2，
W2′とによつてマトリツクスを構成し、マトリツ
クスの交点にメモリセル４を配設している。ワー
ド線W1，W1′，W2，W2′は行デコーダ３による
出力で選択されるゲート回路２を介して接続され
ている。
〔発明が解決しようとする問題点〕
このような従来のレイアウトによる半導体記憶
装置では、ワード線がデコーダの両側に長く伸
び、ワード線の持つ配線抵抗によりデコーダより
離れたメモリセルの情報を得るのに時間的な遅れ
となり、速度向上の妨げとなつていた。
装置では、ワード線がデコーダの両側に長く伸
び、ワード線の持つ配線抵抗によりデコーダより
離れたメモリセルの情報を得るのに時間的な遅れ
となり、速度向上の妨げとなつていた。
従つて、本発明の目的は、上記問題点を解消す
ることにより、高速化をはかつた半導体記憶装置
を提供することにある。
ることにより、高速化をはかつた半導体記憶装置
を提供することにある。
本発明による半導体記憶装置は、センスアンプ
の２入力となる２本のデータ線に直交するように
配置されたワード線において、該ワード線を折返
して行デコーダに連なるゲート回路に接続された
構成を有している。
の２入力となる２本のデータ線に直交するように
配置されたワード線において、該ワード線を折返
して行デコーダに連なるゲート回路に接続された
構成を有している。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の基本レイアウトを
示すブロツク図、第２図は本発明の一実施例の構
成を示すブロツク図である。
示すブロツク図、第２図は本発明の一実施例の構
成を示すブロツク図である。
第１図において、本実施例は、ゲート回路１２
に接続されるワード線W1，W1′，W2，W2′をヘ
アピン状に折り返し、折り返されたワード線W1，
W1′，W2，W2′の端部をゲート回路１２と共通に
して、行デコーダ１３に接続される。
に接続されるワード線W1，W1′，W2，W2′をヘ
アピン状に折り返し、折り返されたワード線W1，
W1′，W2，W2′の端部をゲート回路１２と共通に
して、行デコーダ１３に接続される。
さらに具体的な構成について第２図を参照して
説明する。第２図において、メモリセル１４はフ
イリツプフロツプを用いたスタテイツク型で構成
されている。行デコーダ１３によつて駆動される
ワード線W1〜Wo，W1′〜Wo′はデータ線D1，1
〜D4，4と交差し、交差部には図示の如くメモ
リセル１４が配されてメモリマトリクスが構成さ
れている。センスアンプ１１で増幅検出されたデ
ータは、列デコーダ１６の出力によつて制御され
るゲート回路１５を介してデータバスDB，
に選択的に伝達され、出力アンプ１７を介して出
力OUTが出力される。データバスDB，には
書込ゲート１８，１９が結合され、書込信号WI
に応答して真補の入力IN，が伝達されるよう
に構成されている。
説明する。第２図において、メモリセル１４はフ
イリツプフロツプを用いたスタテイツク型で構成
されている。行デコーダ１３によつて駆動される
ワード線W1〜Wo，W1′〜Wo′はデータ線D1，1
〜D4，4と交差し、交差部には図示の如くメモ
リセル１４が配されてメモリマトリクスが構成さ
れている。センスアンプ１１で増幅検出されたデ
ータは、列デコーダ１６の出力によつて制御され
るゲート回路１５を介してデータバスDB，
に選択的に伝達され、出力アンプ１７を介して出
力OUTが出力される。データバスDB，には
書込ゲート１８，１９が結合され、書込信号WI
に応答して真補の入力IN，が伝達されるよう
に構成されている。
第３図は、本発明の一実施例に用いられるメモ
リセルのレイアウト図を示したものである。第３
図において、Q1，Q2はメモリセルのゲートトラ
ンジスタ、Q3，Q4はフリツプフロツプのトラン
ジスタである。データ線D1，1に直交するワー
ド線W1を、トランジスタQ1のゲートとトランジ
スタQ2のゲートの２ケ所に分離して折り返えし
たワード線として用いるものである。
リセルのレイアウト図を示したものである。第３
図において、Q1，Q2はメモリセルのゲートトラ
ンジスタ、Q3，Q4はフリツプフロツプのトラン
ジスタである。データ線D1，1に直交するワー
ド線W1を、トランジスタQ1のゲートとトランジ
スタQ2のゲートの２ケ所に分離して折り返えし
たワード線として用いるものである。
以上、詳細説明したとおり、本発明の半導体記
憶装置は、ワード線を折り返へして行デコーダに
連らなるゲート回路に接続された構成を有するの
で、当然のこととしてワード線の抵抗は半減され
ることになる。従つて従来のようにワード線の配
線抵抗によりデコーダにより離れたメモリセルの
情報を得るのに時間的遅れを生じることが少くな
り、高速動作が可能であるという効果を有する。
憶装置は、ワード線を折り返へして行デコーダに
連らなるゲート回路に接続された構成を有するの
で、当然のこととしてワード線の抵抗は半減され
ることになる。従つて従来のようにワード線の配
線抵抗によりデコーダにより離れたメモリセルの
情報を得るのに時間的遅れを生じることが少くな
り、高速動作が可能であるという効果を有する。
第１図は本発明の一実施例の基本レイアウトを
示すブロツク図、第２図は本発明の一実施例の構
成を示すブロツク図、第３図は本発明の一実施例
に用いられるメモリセルのレイアウト図、第４図
は従来の半導体記憶装置の一例の基本レイアウト
を示すブロツク図である。 １１……センスアンプ、１２……ゲート回路、
１３……行デコーダ、１４……メモリセル、１５
……ゲート回路、１６……列デコーダ、１７……
出力アンプ、１８，１９……書込みゲート、D1，
Ｄ1〜D4，4……データ線、DB，……データ
バス、IN，IN……入力、W1，W1′，W2，W2′，
W3，W3′，Wo，Wo′……ワード線、WI……書込
み信号、OUT……出力。
示すブロツク図、第２図は本発明の一実施例の構
成を示すブロツク図、第３図は本発明の一実施例
に用いられるメモリセルのレイアウト図、第４図
は従来の半導体記憶装置の一例の基本レイアウト
を示すブロツク図である。 １１……センスアンプ、１２……ゲート回路、
１３……行デコーダ、１４……メモリセル、１５
……ゲート回路、１６……列デコーダ、１７……
出力アンプ、１８，１９……書込みゲート、D1，
Ｄ1〜D4，4……データ線、DB，……データ
バス、IN，IN……入力、W1，W1′，W2，W2′，
W3，W3′，Wo，Wo′……ワード線、WI……書込
み信号、OUT……出力。
Claims (1)
- １ 平行に配置され一端が互いに接続された第１
および第２の配線からなる複数のワード線と、前
記複数のワード線とマトリツクスを構成する複数
のデータ線と、前記マトリツクスの所定の交点に
配置されるスタテイク型RAM構成の複数のメモ
リセルを有し、前記複数のメモリセルを構成する
それぞれの第１のゲートトランジスタの制御端子
が前記第１の配線と接続され第２のゲートトラン
ジスタの制御端子が前記第２の配線に接続される
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208606A JPS6185858A (ja) | 1984-10-04 | 1984-10-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59208606A JPS6185858A (ja) | 1984-10-04 | 1984-10-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6185858A JPS6185858A (ja) | 1986-05-01 |
| JPH0373146B2 true JPH0373146B2 (ja) | 1991-11-20 |
Family
ID=16558991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59208606A Granted JPS6185858A (ja) | 1984-10-04 | 1984-10-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6185858A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100199258B1 (ko) * | 1990-02-09 | 1999-06-15 | 가나이 쓰도무 | 반도체집적회로장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837948A (ja) * | 1981-08-31 | 1983-03-05 | Toshiba Corp | 積層半導体記憶装置 |
-
1984
- 1984-10-04 JP JP59208606A patent/JPS6185858A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5837948A (ja) * | 1981-08-31 | 1983-03-05 | Toshiba Corp | 積層半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6185858A (ja) | 1986-05-01 |
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