JPS5873163A - Ｍｏｓ型半導体装置 - Google Patents

Ｍｏｓ型半導体装置

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JPS5873163A
JPS5873163A JP56171784A JP17178481A JPS5873163A JP S5873163 A JPS5873163 A JP S5873163A JP 56171784 A JP56171784 A JP 56171784A JP 17178481 A JP17178481 A JP 17178481A JP S5873163 A JPS5873163 A JP S5873163A
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JP
Japan
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thickness
buried
channel width
oxide film
effective channel
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Pending
Application number
JP56171784A
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English (en)
Inventor
Masamizu Konaka
小中　雅水
Naoyuki Shigyo
直之 執行
Makoto Dan
檀　良
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Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
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Publication of JPS5873163A publication Critical patent/JPS5873163A/ja
Priority to US06/744,899 priority patent/US4651411A/en
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、フィールド領域に絶縁膜ｔ−ｓ設した構造
のＭＯ８型半導体装置に関する。
ＭＯＳＦＥＴを用いた半導体メモリ等の高集積化及び高
信頼性を得る方法として、従来より第１図に示すような
コグラナ橋造が広く用いられている。Ｉは例えばＰ型Ｓ
ｔ基板、２は選択酸化法によるフィールド酸化膜、３は
ダート酸化膜、４はｒ−）電極、５は反転防止のための
イオン注入層を示している。この構造の利点は、フィー
ルド領域の厚いシリコン酸化膜２の１部が基板内に埋め
込まれるため素子平面の凹凸が少なく、半導体素子を接
続するｋｔ配線の段切れが減少し、高信頼性の半導体Ｌ
ＳＩが得られるところにある。しかし、この構造におい
てＬ第１図に示す如く、素子領域にバーズ拳ピーク（鳥
の口ばし）と称される横方向の酸化膜の食い込みＡが生
じ、これが微細素子形成時に悪影響を及ばず。すなわち
ＭＯ８ＦＥＴでは実効チャネル幅Ｗ＠　ｆ　ｆ　　が小
さくなるに従って横方向へ酸化が進むため、ねらい通シ
のダート酸化膜より厚くなシ、しきい値の・母うツキが
増大したり、最悪の場合にはダート酸化膜厚がほぼフィ
ールド酸化膜厚となり、ソース・ドレイン間が開放状態
となる欠点がある。また、第３図に示す如く、ＭＯＳＦ
ＥＴのしきい値電圧Ｖ丁が実効チャネル暢Ｗ＠　ｆ　ｆ
の減少とともに増大する、いわゆる狭チャネル効果が大
きい欠点がある。
一方、［Ｉ２図に、半導体表面の平坦化を図りながら上
記コプラナ構造に見られた、バーズビークの問題を解決
した、ゲツクス構造のＭＯＳＦＥＴの概略断面図を示し
た。この構造は、高温熱酸化法によらず、基板１のフィ
ールド領域に予め―直な断面をもって四部を形成し、と
の凹部に低温の気相反応を利用してシリコン酸化膜６を
平坦になるように埋込むことにより得られる。
従ってこの構造では、ねらい通りの冥効チャネル幅が得
られる利点がある。しかし、第４図に示す様に、ＭＯＳ
ＦＥＴのしきい値電圧の実効チャネル幅依存性が第１図
のコデラナ構造と逆に、現われることが知られている。
一般に、ＭＯＳＦＥＴ　（Ｄ特性としては、しきい値電
圧は、実効チャネル幅に依存しないことが望まれる。
本発明は基板表面の平坦化を図るとともに、ＭＯＳＦＥ
Ｔのしきい値電圧が実効チャネル幅に依存しない絶縁物
分離構造のＭＯ８型半導体装置を提供するものである。
本発明は、フィールド領域に略垂直な壁面をもつ絶Ｍｍ
を埋設する第２図の構造を基本としながら、埋設する絶
縁膜を素子領域の基板表面より***させ、かつその***
部の厚みを埋設部のそれより小さく設定することにより
、上記目的を達成することを特徴としている。
第５図に本発明の一実施例の構造断面図を示す。第２図
と異なる点は、フィールド領域に埋込んだシリコン酸化
膜７が、素子領域の基板表面位置（厳密にはｒ−）酸化
膜３の中央、部）より上に埋設された部分（厚みｔｚ　
）に対し、これより小さい厚み１．だけ上方に***して
いることである。いま、シリコン酸化膜７の全体の厚み
１、　＋　１．を一定として、その比ｔｌ／１２を変え
た時の実効チャネル幅Ｗ＠　ｆ　ｆの変化量ΔＶ↑（広
チャネル幅のものとの差）を、その比に対してグロット
すると第６図に示す通りとなる。このデータは、基板１
の濃度Ｎｍｕｂ　＝　２　Ｘ　１０”ｃａｒ−”　、　
ｒ−ト酸化膜３の厚みＴａｘ　＝　１０００　Ｋ　、フ
ィールドのシリコン酸化Ｈ７の厚みｔ、　＋　ｔｔ　＝
　５ｏｏｏＸ　。
ｒ−）酸化膜３およびシリコン酸化膜７の比誘電率ｇｓ
　＝３．９の条件を入れてシミュレートして得られたも
のである。ここでｌｖ丁は一般に＋２０ｍＶの許容誤差
がＬＳＩ設計に尚り、取り得るものとすると、第６図か
ら０，６５≦ｔｘ／ｌｔ＜ｉの範囲が好ましく、この範
囲でほぼ、ＭＯＳＦＥＴは実効チャネル幅依存性がない
といえる。
なお、本発明はエンハンスメント型ＭＯ８のみならずデ
グレツション型ＭＯ８は勿論、Ｎチャネル、Ｐチャネル
いずれのＭＯ８型半導体装置にも適用することができる
。
【図面の簡単な説明】
縞１図は従来のコゾラナ構造のＭＯ８型半導体装置を示
す図、第２図は同じくメツクス構造のＭＯ８型半導体装
置を示す図、第３図は、コデラナ構造におけるしきい値
電圧の実効チャネル幅依存性を示す図、第４図は従来の
がツクス構造におけるしきい値電圧の実効チャネル幅依
存性を示す図、第５図は本発明の一実施例のＭＯ８型半
導体装置を示す図、第６図は本発明の効果を示すしきい
値電圧の実効チャネル幅依存性を示した特性図である。 １・・・、７１Ｊコン基板、３・・・ｒ−ト酸化膜、４
・・・ダート電極、５・・フィールド反転防止用イオン
注入層、７・・・シリコン酸化膜。 出願人代理人　弁理士　鈴　江　武−彦第１図 ４ 第３ｆ７１ 第４ｒ ｅｆｆ

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基板のフィールド領域に略垂直な壁間をも
    つ絶縁膜が埋設されてなるＭＯ８型半導体装置において
    、前記絶縁膜は素子領域の基板表面位置より***してお
    り、かつその***部の厚みを埋設部のそれより小さく設
    定したことを特徴とするＭＯ８型半導体装置。
  2. （２）半導体基板がシリコン、フィールド領域に埋設さ
    れる絶縁膜がシリコン酸化膜であ勺、埋設部の厚みを１
    としたとき***部の厚みを０，６５よｐ大とした特許請
    求の範囲第１項記載のＭＯ８型半導体装置。
JP56171784A 1981-10-27 1981-10-27 Ｍｏｓ型半導体装置 Pending JPS5873163A (ja)

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JP56171784A JPS5873163A (ja) 1981-10-27 1981-10-27 Ｍｏｓ型半導体装置
US06/744,899 US4651411A (en) 1981-10-27 1985-06-17 Method of manufacturing a MOS device wherein an insulating film is deposited in a field region

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JP56171784A JPS5873163A (ja) 1981-10-27 1981-10-27 Ｍｏｓ型半導体装置

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