JPS58134475A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS58134475A JPS58134475A JP57017320A JP1732082A JPS58134475A JP S58134475 A JPS58134475 A JP S58134475A JP 57017320 A JP57017320 A JP 57017320A JP 1732082 A JP1732082 A JP 1732082A JP S58134475 A JPS58134475 A JP S58134475A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は異なるタイプのMO8半導体素子により構成さ
れた半導体集積回路に関す□る。
れた半導体集積回路に関す□る。
一般にMO8半導体素子により構成された半導体集積回
路では,素子形成のプロセスにおいて,′再拡散工程が
良<珀いられている.この再拡散工程とは,コンタクト
ホールな開けるエツチングプロセスの後に,主にリンP
を含んだガスを,高温で長時間半導体基板と反応させて
。
路では,素子形成のプロセスにおいて,′再拡散工程が
良<珀いられている.この再拡散工程とは,コンタクト
ホールな開けるエツチングプロセスの後に,主にリンP
を含んだガスを,高温で長時間半導体基板と反応させて
。
コンタクトホールから,ソース・ドレインとなる半導体
基一の領域上に拡散することにより。
基一の領域上に拡散することにより。
コンタクトホール圧抗を下げて素子の信頼性を高める主
程である.通常この再拡散工程の後に。
程である.通常この再拡散工程の後に。
ソース及びμレイン部分にヒ素A.などの不純物を拡散
して,ソース・ドレインを形成するものである。
して,ソース・ドレインを形成するものである。
このようにして形成されたMO8半導体素子は,例えば
チャネル部分の不純物濃度が基板一度とほぼ等しいイン
トリンジツクタイプのNチャネルMO8半尋体禦子では
181図に示すような構成となる。
チャネル部分の不純物濃度が基板一度とほぼ等しいイン
トリンジツクタイプのNチャネルMO8半尋体禦子では
181図に示すような構成となる。
図において・1はVリコン基板で,このνリコン基板1
の表面にヒ素を拡散してソース2とドレイン3が形成さ
れ、更にこれに重ねてリンの再拡散領域4,4が形成さ
れている。6はシリコン基板1の表面に形成されたダー
ト絶縁膜で。
の表面にヒ素を拡散してソース2とドレイン3が形成さ
れ、更にこれに重ねてリンの再拡散領域4,4が形成さ
れている。6はシリコン基板1の表面に形成されたダー
ト絶縁膜で。
この上にff−)電極6が形成されている。7はP2O
膜で、ここにコンタクトホール8a。
膜で、ここにコンタクトホール8a。
jib、8cが形成され、このコンタクトホール8a・
・・を通してA/配線9が設けられている。
・・を通してA/配線9が設けられている。
再拡散工程で、コンタクトホールam、llbから拡散
したリンの再拡散領域4は、ヒ素よりも深く拡散させる
ため、ヒ素の接合深さXj(As )は、再拡散したリ
ンの接合深さXj(P)よりも大淑くなる。
したリンの再拡散領域4は、ヒ素よりも深く拡散させる
ため、ヒ素の接合深さXj(As )は、再拡散したリ
ンの接合深さXj(P)よりも大淑くなる。
この場合、r−)電極6と、ソース会ドレイン側のコン
タクトホールam、jlbとの間隔d1 が、リンの濃度分布の形体、即ち再拡散領域4の形状に
より、素子の一一的特性に影響を及ぼす。例えば素子が
5極管動作している場合、ドレイン3の付近の空乏層は
、ソース2方向に伸びるが、その形状が、リンの再拡散
領域4の形状により影響を受け、再拡散しない場合と比
較して5極管しとい値電圧は低くなる。またこの効果は
、チャネルの何割が空乏層によって占められるかによっ
て異な名ため有効チャネル長Leffが小さい短チャン
ネルの場合程影響を大きく受けることになる。
タクトホールam、jlbとの間隔d1 が、リンの濃度分布の形体、即ち再拡散領域4の形状に
より、素子の一一的特性に影響を及ぼす。例えば素子が
5極管動作している場合、ドレイン3の付近の空乏層は
、ソース2方向に伸びるが、その形状が、リンの再拡散
領域4の形状により影響を受け、再拡散しない場合と比
較して5極管しとい値電圧は低くなる。またこの効果は
、チャネルの何割が空乏層によって占められるかによっ
て異な名ため有効チャネル長Leffが小さい短チャン
ネルの場合程影響を大きく受けることになる。
この作用を測定した結果は182図のグラフに示すよう
に表わされる。このグラフはイントリンシックタイプの
素東においてr−)電極6と。
に表わされる。このグラフはイントリンシックタイプの
素東においてr−)電極6と。
ソース・ドレイン側のコンタクトホール8m。
8bとの最小間隔dを夫々変えた場合、有効チャネル長
L・ffと5極間しき値電圧の関係を示したものである
。
L・ffと5極間しき値電圧の関係を示したものである
。
このグラフから明らかなように1例えば有効チャネル長
Le’ff = 3.5μmで見ると、間隔dバ、・ が3μmの場合、再拡散の影響がほとんど無視できる間
隔d−20μmの場合と同様に、はとんど影響がないが
間隔d 冨2.5μmとすると5極管し舞い値電圧は0
.1〜0.2v低くなっている。またこの差は有効チャ
ネル長Leffが小さい程、即ち短チャネルになる程、
大きくなってきている。
Le’ff = 3.5μmで見ると、間隔dバ、・ が3μmの場合、再拡散の影響がほとんど無視できる間
隔d−20μmの場合と同様に、はとんど影響がないが
間隔d 冨2.5μmとすると5極管し舞い値電圧は0
.1〜0.2v低くなっている。またこの差は有効チャ
ネル長Leffが小さい程、即ち短チャネルになる程、
大きくなってきている。
またチャネル部分の導電機が前記再拡散領域4と等しい
ディプリーションタイプのMO8半導体素子の場合も、
上記のイントリンシックタイプのものと同様に再拡散の
影響を受ける。
ディプリーションタイプのMO8半導体素子の場合も、
上記のイントリンシックタイプのものと同様に再拡散の
影響を受ける。
一方、チャネル部分の導電製がv9コン基板1と同じで
、その不純物濃度が基竺濃度より高いエンへンスメント
タイプのM O8半導体素子では、チャネル部分の濃度
の高い不純物1例えば7fロンのため、再拡散された導
4tjJ!の異なる不純物1例えばリンの影響が補償さ
れるので。
、その不純物濃度が基竺濃度より高いエンへンスメント
タイプのM O8半導体素子では、チャネル部分の濃度
の高い不純物1例えば7fロンのため、再拡散された導
4tjJ!の異なる不純物1例えばリンの影響が補償さ
れるので。
素子の電気的特性は間隔dによってほとんど影響されな
い。
い。
また一般にMO8半導体素子で構成された半導体集積回
路は、イントリンシックタイプ、ディプリーションタイ
プおよびエンハンスメントタイプのMO8半導体素子の
混合構成となっている。
路は、イントリンシックタイプ、ディプリーションタイ
プおよびエンハンスメントタイプのMO8半導体素子の
混合構成となっている。
従来は、Il細化、高密度集積化の上から、塊状のプロ
セス技術で得られる最小間隔で、興なるタイプのMO8
半導体素子を同様に形成しており、182図のグラフに
示すように、素子のタイプにより1間隔離が素子の電気
的特性に大劇な影響を与えることが知られていなかった
。
セス技術で得られる最小間隔で、興なるタイプのMO8
半導体素子を同様に形成しており、182図のグラフに
示すように、素子のタイプにより1間隔離が素子の電気
的特性に大劇な影響を与えることが知られていなかった
。
このため、集積回路の設計は各タイプの素子ともプロセ
ス技術で得られる同じ最小間隔dで従来は設定されてい
るので、イントリンシックタイプとディプリーションタ
イプの素子では再拡散の影響によ−)、流れる電流が大
きくなり。
ス技術で得られる同じ最小間隔dで従来は設定されてい
るので、イントリンシックタイプとディプリーションタ
イプの素子では再拡散の影響によ−)、流れる電流が大
きくなり。
スタンドパイ時の消費電力が仕様より大きくなる危険が
あ曇)動作的に不安定である上、エツチング時のマスク
の合せがずれたりして歩留りが悪いなどの欠点があった
。
あ曇)動作的に不安定である上、エツチング時のマスク
の合せがずれたりして歩留りが悪いなどの欠点があった
。
このよろな問題点を改善するため、各タイプのMO8半
導体素子の集積度を限界まで下げずに、余裕を持たせて
設計すれば、動作的には安定するが1反面デバイスの面
積が増大する問題がある。
導体素子の集積度を限界まで下げずに、余裕を持たせて
設計すれば、動作的には安定するが1反面デバイスの面
積が増大する問題がある。
本発明はかかる点に鑑みなされたもので、素子のタイ!
に応じてr−)−極と、ソース・ドレインのコンタクト
ホールとの最小間隔を規定することにより、デバイスの
面積増加を最小限に抑えて、M作ンv定化させた半導体
集積回路を礎供するものである。
に応じてr−)−極と、ソース・ドレインのコンタクト
ホールとの最小間隔を規定することにより、デバイスの
面積増加を最小限に抑えて、M作ンv定化させた半導体
集積回路を礎供するものである。
〔発明の111E豐〕
細ち本発明は、半導体基板に、ソース・ドレインとなる
拡散層を形成する前に、 iij紀拡散拡散層じ尋1!
型の不純物を深く拡散させる再拡散工程を用いて形成さ
れたイントリンシックタイゾまたは/およびディプリー
ションタイゾと。
拡散層を形成する前に、 iij紀拡散拡散層じ尋1!
型の不純物を深く拡散させる再拡散工程を用いて形成さ
れたイントリンシックタイゾまたは/およびディプリー
ションタイゾと。
エンハンスメントタイプとのMO8半導体累子素子構成
された半導体集積回路において、−11記インドリンノ
ツクタイプまたに/およびディプ9−ジョンタイプのr
−)−一と、ソース・ドL/インのコンタクトホールと
の最小間隔を、エンハンスメントタイプのそれエリ大券
く形成したことを特徴とするものである。
された半導体集積回路において、−11記インドリンノ
ツクタイプまたに/およびディプ9−ジョンタイプのr
−)−一と、ソース・ドL/インのコンタクトホールと
の最小間隔を、エンハンスメントタイプのそれエリ大券
く形成したことを特徴とするものである。
以下本発明の詳細な説明する。
本発明において、半導体集積回路を構成するMO8半導
体素子の組合せとしては1例えばイントリンシックタイ
frエンへンスメントタイグの場合、もしくはディプリ
ーションタイ!とエンハンスメントタイプの場合、また
はイントリンシックタイプと、デイゾリーνヨンタイグ
およびエンハンスメントタイプの王者混合構成の場合な
どがある。
体素子の組合せとしては1例えばイントリンシックタイ
frエンへンスメントタイグの場合、もしくはディプリ
ーションタイ!とエンハンスメントタイプの場合、また
はイントリンシックタイプと、デイゾリーνヨンタイグ
およびエンハンスメントタイプの王者混合構成の場合な
どがある。
更に本発明において、MO8半導体素子のチャネル型と
してはNチャネル型またはPチャネル型側れでも良い。
してはNチャネル型またはPチャネル型側れでも良い。
次に本発明の実施例を1図面を参照して詳細に説明する
。 ′ □、 133図はシリコン基板1の表面に、フィールド酸化膜
10を隔6.イントリンシックタイプのMOB型素子1
1とエンハンスメントタイプのMO8型素子12とを設
けて構成した半導体集積回路を示すものである。
。 ′ □、 133図はシリコン基板1の表面に、フィールド酸化膜
10を隔6.イントリンシックタイプのMOB型素子1
1とエンハンスメントタイプのMO8型素子12とを設
けて構成した半導体集積回路を示すものである。
上記回路はシリコン基板1の表面にr−)絶縁115を
介してr−)電極6を形成し、この全面にPaG膜1を
堆積した後、これにコンタクトホールJla、#b、J
lcを開口する。ソース・ドレイン側のコンタクトホー
ル8鳳、ahを通してリンを含んだガスを高温で長時間
反応させて、シリコン基板10表面に深く再拡散領域4
を形成する。この黴、と嵩を拡散させてソース2とドレ
イン3を形成した後、コンタクトホールam、Ilb、
8cを通してムl配線9を設ける。なおエンハンスメン
トタイプのMO8’fli素子12の場合には、r−ト
絶縁@5下のチャネル領域にがロンの高濃度拡散領域1
3を形成する。
介してr−)電極6を形成し、この全面にPaG膜1を
堆積した後、これにコンタクトホールJla、#b、J
lcを開口する。ソース・ドレイン側のコンタクトホー
ル8鳳、ahを通してリンを含んだガスを高温で長時間
反応させて、シリコン基板10表面に深く再拡散領域4
を形成する。この黴、と嵩を拡散させてソース2とドレ
イン3を形成した後、コンタクトホールam、Ilb、
8cを通してムl配線9を設ける。なおエンハンスメン
トタイプのMO8’fli素子12の場合には、r−ト
絶縁@5下のチャネル領域にがロンの高濃度拡散領域1
3を形成する。
上記回路において、エンハンスメントタイプのMOB@
素千12では、チャネル領域に設けたがロンの高濃度拡
散領域13により再拡散したリンが補償され、再拡散工
程の影魯がなし1ので、有効チャネル長し@ff−=3
.5声mとすると。
素千12では、チャネル領域に設けたがロンの高濃度拡
散領域13により再拡散したリンが補償され、再拡散工
程の影魯がなし1ので、有効チャネル長し@ff−=3
.5声mとすると。
f−)電極6とソース−ドレイン側のコンタクトホール
IIs、Ilbとの最小間隔d1は、fロセス技術的に
可能な櫨、−2,5μmとする。またイントリンシック
タイプのMO8i11素子1ノでは第2glのグラフか
1ら見′C,有効チャネル長L*ff−3,5μmとす
ると、再拡散d:よるし−い値電圧低下の影響がない、
即ちd−20μmの場合(図中Oの位置する線上)と同
様の特竺を示すd x 3μm(図中Δで示す)に設定
する。
IIs、Ilbとの最小間隔d1は、fロセス技術的に
可能な櫨、−2,5μmとする。またイントリンシック
タイプのMO8i11素子1ノでは第2glのグラフか
1ら見′C,有効チャネル長L*ff−3,5μmとす
ると、再拡散d:よるし−い値電圧低下の影響がない、
即ちd−20μmの場合(図中Oの位置する線上)と同
様の特竺を示すd x 3μm(図中Δで示す)に設定
する。
従ってイントリンシックタイプのMO811I素子11
の?−)電極−とソース・ドレイン側のコンタクトホー
ル8a、Rhとの間隔d、を3μmとし、エンハンスメ
ントタイプのMO8湯素子12の間隔d1の2.5μm
より大きく形成することにより、デバイス面積の拡大を
最小限に抑えて、プロセス変動に対して余裕のある設計
を行なうことが゛できると共に、しきい値電圧の低下を
防止して、安定した動作を行なうことができる。
の?−)電極−とソース・ドレイン側のコンタクトホー
ル8a、Rhとの間隔d、を3μmとし、エンハンスメ
ントタイプのMO8湯素子12の間隔d1の2.5μm
より大きく形成することにより、デバイス面積の拡大を
最小限に抑えて、プロセス変動に対して余裕のある設計
を行なうことが゛できると共に、しきい値電圧の低下を
防止して、安定した動作を行なうことができる。
s4図は本発明の他の実施例を示すもので。
V9コン基板1の表面にフィールド鹸化j[10を隔て
てディプリーションタイプのMO8g素子14と、エン
ハンスメントタイプのMO8fi業子12とを設けて構
成した半導体集積回路である。
てディプリーションタイプのMO8g素子14と、エン
ハンスメントタイプのMO8fi業子12とを設けて構
成した半導体集積回路である。
この場合、?ヤネル領域にリンの拡散層15を設けたデ
ィプリーV’ilVタイプのMO8[素子12のr−)
電極6と、ソース・ドレイン側のコンタクトホールam
、ahとの間隔d、を例えば3μmとし、エンハンスメ
ントタイプのMO8型素子12の間隔d1を2.5μm
とすることにより、上記実施例と同様の作用効果を得る
ことかで舞る。
ィプリーV’ilVタイプのMO8[素子12のr−)
電極6と、ソース・ドレイン側のコンタクトホールam
、ahとの間隔d、を例えば3μmとし、エンハンスメ
ントタイプのMO8型素子12の間隔d1を2.5μm
とすることにより、上記実施例と同様の作用効果を得る
ことかで舞る。
以上説明した如く1本発明に係わる半導体集積回路によ
れば回路を構成するMO8!!11素子のタイプに応じ
てf−)電114!と、ソース・ドレイン側のコンタク
トホール□退)の間隔を規定することにより、デノ譬イ
ス向積の増加を最小限に抑えて、動作の安定化を図るこ
とができるものである。
れば回路を構成するMO8!!11素子のタイプに応じ
てf−)電114!と、ソース・ドレイン側のコンタク
トホール□退)の間隔を規定することにより、デノ譬イ
ス向積の増加を最小限に抑えて、動作の安定化を図るこ
とができるものである。
W&1図は従来のMO8型素子を示す断面図。
lI21にはイントリンシックタイプのMO8g素子に
おける有効チャネル長と5極管しきい値電圧との関係を
示すグラフ、183図は本発明の一実施例によるイント
リンシックタイプとエンハンスメントタイプのMo81
1素子で構成した半導体集積回路の断面図、184図は
本発明の他の実施例によるディプリーションタイプとエ
ンハンスメントタイプのMO8311素子で構成した半
導体集積回路の断面図である。 1・・・Vリコン基板、2・・・ソース、3・・・ドレ
イン、4・・・再拡散領域、5・・・デート絶縁層、6
・・・ダート電極、r・・・P2O裏、Ha、Rh、8
c・・・コンタクトホール、9・・・A/配線、10・
・・フィールド酸化−111・・・イントリンシックタ
イ11: f(DMO8’lli素子、J J・・・エンへンスメ
ントタ4ト イブのMOB1ml素子、14・・・ディプリーション
タイプのMOa型素子 出−人代理人 弁理士 鈴江式彦
おける有効チャネル長と5極管しきい値電圧との関係を
示すグラフ、183図は本発明の一実施例によるイント
リンシックタイプとエンハンスメントタイプのMo81
1素子で構成した半導体集積回路の断面図、184図は
本発明の他の実施例によるディプリーションタイプとエ
ンハンスメントタイプのMO8311素子で構成した半
導体集積回路の断面図である。 1・・・Vリコン基板、2・・・ソース、3・・・ドレ
イン、4・・・再拡散領域、5・・・デート絶縁層、6
・・・ダート電極、r・・・P2O裏、Ha、Rh、8
c・・・コンタクトホール、9・・・A/配線、10・
・・フィールド酸化−111・・・イントリンシックタ
イ11: f(DMO8’lli素子、J J・・・エンへンスメ
ントタ4ト イブのMOB1ml素子、14・・・ディプリーション
タイプのMOa型素子 出−人代理人 弁理士 鈴江式彦
Claims (1)
- 半導体基板に、ソース・ドレインとなる拡散層を形成す
る躬に、前記拡散層と同じ導″゛電型の不純物を深く拡
散工程を用いて形成されたイントリンジツクタイグまた
は/およびデイゾリーシコンタイグと、エンへンスメン
トタイノとのMO8半導体素子から構成された半導体集
積口は/およびデイデリーションタイグのe−)電極と
、ソース・ドレインのコンタクトホールとの最小間隔を
、エンへンスメントタイノのそれより大よく形成したこ
とを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57017320A JPS58134475A (ja) | 1982-02-05 | 1982-02-05 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57017320A JPS58134475A (ja) | 1982-02-05 | 1982-02-05 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58134475A true JPS58134475A (ja) | 1983-08-10 |
Family
ID=11940729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57017320A Pending JPS58134475A (ja) | 1982-02-05 | 1982-02-05 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58134475A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007158105A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 集積回路およびその製造方法 |
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1982
- 1982-02-05 JP JP57017320A patent/JPS58134475A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2007158105A (ja) * | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 集積回路およびその製造方法 |
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