DE2409910C3 - Verfahren zum Herstellen einer Halbleiteranordnung - Google Patents

Verfahren zum Herstellen einer Halbleiteranordnung

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer Halbleiteranordnung, bei dem an der Oberfläche eines Siliciumkristalls mindestens eine grabenförmige Vertiefung erzeugt wird, bei dem ferner die Siliciumoberfläche mindestens längs des einen Randes der grabenförmigen Vertiefung mit einer hitzebeständigen und während einer nachfolgenden thermischen Oxydation sauerstoffundurchlässigen, schichtförmigen ersten Maske sowie mit einer unmittelbar an den Siliciumkristall grenzenden und tiefer als die erste Maske in den Siliciumkristall hineinreichenden schichtförmigen zweiten Maske aus Siliciumdioxyd versehen wird und bei dem schließlich die mit der ersten und mit der zweiten Maske versehene Anordnung den Bedingungen zur thermischen Oxydation der in der grabenförmigen Vertiefung von der ersten und der zweiten Maske unbedeckt bleibenden Siliciumoberfläche unterworfen wird.
Ein solches Verfahren ist in der DE-OS 22 12 049 beschrieben. Es wird anhand der F i g. 1 und 2 erläutert.
Bei der Erzeugung von Halbleitervorrichtungen, insbesondere von integrierten Schaltungen, geht man häufig von einem scheibenförmigen Substrat 1 aus, an dessen einer Oberflächenseite eine monikristalline Siliciumschicht 2 des einen Leitungstyps epitaktisch abgeschieden ist. Vorwiegend besteht das Substrat 1 aus einer einkristallinen Siliciumscheibe, deren Leitungstyp dem der epitaktischen Schicht 2 entgegengesetzt ist. Es kann aber auch aus einem Fremdmaterial, z. B. aus einkristallinem AI2O3 oder Ta2O5 oder BeO bestehen.
Die epitaktische Siliciumschicht 2 wird nun an ihrer freien Oberfläche zunächst mit einer SiO2-Schicht 7 und dann mit einer Schicht 3 aus Siliciumnitrid bedeckt. Diese wird so dick eingestellt, daß sie die von ihr abgedeckten Teile der Siliciumschicht 2 während der nachfolgenden thermischen Oxydation maskiert. Mit Hilfe einer maskierten Ätztechnik, z. B. unter Verwendung einer Photolack-Ätzmaske, wird dann ein die Umrisse der zu erzeugenden grabenförmigen Vertiefung, insbesondere eines ringförmigen Grabens, festlegendes Fenster durch die beiden maskierenden Schichten 3 und 7 geätzt und die Siliciumoberfläche in dem Fenster freigelegt. Schließlich wird der Ätzprozeß
auf das in dem Fenster freigelegte Silicium ausgedehnt und eine, insbesondere ringgrabenförmige, Vertiefung 4 erzeugt Damit ist die in F i g. 1 dargestellte Situation erreicht
Die in F i g. 1 dargestellte Anordnung wird nun in s Sauerstoff oder einem sauerstoffabgebenden Gas erhitzt, um in den grabenartigen Vertiefungen 4 eine dicke Oxydschicht 5 zu erzeugen. Dies geschieht im Interesse der Entstehung elektrisch isolierender Zonen zwischen benachbarten Bereichen gleichen Leitungstyps und zur Erleichterung der Kontaktierung der beiderseits <?er grabenförmigen Vertiefung 4 in dem Silicium der epitaktischen Schicht 2 mittels quer über die grabenförmige Vertiefung zu führenden und gegen die Halbleiteroberfläche mit Ausnahme von der jeweils zugeordneten Kontaktierungsstelle zugeordneten Leiterbahnen.
Die thermische Oxydation der Siliciumoberfläche im Graben 4 hat nun zur Folge, daß nicht nur der Graben 4 sich mit dem entstehenden S1O2 ausfüllt und dort eine massive Isolation 5 bildet sondern dab sich das entstehende Oxyd entlang der durch die Oxydationsmaske 7,3 gebildeten Grenzfläche gegen das Material der epitaktischen Schicht 2 als schnabelartiger Keil 6 in die Schicht 2 auf deren Kosten vorschiebt. Da man die 2> beiden Schichten 7 und 3 im allgemeinen sehr dünn ausgestaltet wird die Oxydationsmaske, also die Schichten 7 und 3, am Rand der grabenförmigen Vertiefung 4 hochgebogen.
Es wird verständlich, daß diese Erscheinung undefi- w nierte Randverhältnisse bedingt, was insbesondere dann unerwünscht ist wenn pn-Übergänge bis in die unmittelbare Nähe der grabenförmigen Vertiefung herangeführt werden sollen, was im Interesse einer gedrängten Bauart häufig der Fall ist. r>
Es ist deshalb Aufgabe der Erfindung, diese Keilbildung am Rande der den Graben 4 ausfüllenden SiO2-Schicht 5 zu vermeiden bzw. zumindest definierte Verhältnisse zu schaffen.
Diese Aufgabe wird gemäß der Erfindung dadurch gelöst daß die erste Maske unmittelbar auf den Siliciumkristall aufgebracht wird, daß die Grenzflächen zwischen dem Siliciumkristall und der ersten Maske auf einen unmittelbar am Rande der grabenförmigen Vertiefung verlaufenden Streifen beschränkt wird und ·»■> daß die zweite Maske überall im Anschluß an den von der grabenförmigen Vertiefung abgewandten Rand des Streifens auf dem Siliciumkristall derart aufgebracht wird, daß sie tiefer in das Silicium reicht als der Streifen.
Weitere Ausgestaltungen des erfindungrgemäßen Verfahrens sind in den Unteransprüchen gekennzeichnet.
Zum einschlägigen Stand der Technik ist noch zu bemerken, daß es aus der US-PS 33 76 172 bei einem ähnlichen Verfahren bekannt ist, daß die grabenförmige μ Vertiefung die Gestalt eines eine homogen; Tiefe aufweisenden Ringgrabens erhält Weiterhin ist aus der Zeitschrift »IBM J. Research Development, Bd. 14, 1970, Nr. 1« S. 2—11, bekannt, Siliciumnitrid und Aluminiumoxid als Maskenmaterialien zu verwenden. μ Außerdem ist durch die GB-PS 12 96 188 die Verwendung von Tantalpentoxyd als Maskenmaterial bekannt
Verwendet man nun bei dem erfindungsgemäßen Verfahren z. B. Si3N4 als Material für die sauerstoffundurchlässige erste Maskierung, so ist zu berücksichtigen, μ daß dieses Material an sich nicht völlig in der Hitze gegen Sauerstoff unempfindlich ist und deshalb von der Oberfläche her langsam oxydiert wird. Allerdings geht der Oxydationsprozeß auch bei den hohen für die thermische Oxydation erforderliche« Temperaturen nur langsam vor sich, so daß man mit einer Schichtstärke von 0,05 bis 0,15 μπι für die erste Maske ohne Weiteres zum Ziel kommt
Die Stärke des die erste Maske bildenden Streifens aus sauerstoffundurchlässigem Material richtet sich somit nach dem Gebot der Sauerstoffundurchlässigkeit für den nachfolgenden Prozeß der thermischen Oxydation.
Weitere für die erste Maske geeignete Stoffe sind gewisse Oxyde mit geringem Gitterabstand oder amorpher Struktur, wie z. B. Ta2Os, NbjOs, AI2O3 und BeO. Will man während der thermischen Oxydation ein zu tiefes Vordringen oder die zweite Maske bildenden SiO2-Schicht verhindern, was mitunter erwünscht sein kann,dann empfiehlt es sich, die die zweite Maskierung bildende SiO2-Schicht durch das Material der ersten Maskierung oder ein anderes sauerstoffundurchlässiges Material abzudecken.
Ein Ausführungsbeispiel der Erfindung wird nun anhand der Fi g. 3 und 4 näher beschrieben. Ebenso wie bei den Anordnungen gemäß F i g. 1 und 2 hat man ein scheibenförmiges Substrat 1 mit einer epitaktischen einkristallinen Siliciumschicht 2. An der Oberfläche dieser Siliciumschicht 2 wird zunächst das die erste Maske 3 bildende Material — insbesondere ganzflächig — niedergeschlagen. Bevorzugt wird wiederum eine Si3N4-Schicht verwendet Da die epitaktische Schicht 2 in eine Anzahl von einander isolierter inselartiger Bereiche unterteilt werden soll, von denen jeder zur Aufnahme eines Elementes der herzustellenden integrierten Schaltung bestimmt ist, werden in vielen Fällen die grabenförmigen Vertiefungen 4, im folgenden Gräben genannt, entweder ein gitterförmiges Netz bilden oder in Form separater Ringe ausgestattet sein, von denen jeder eine Insel der Siliciumoberfläche umgibt. Diese Gräben sollen später möglichst mit einer dicken thermisch erzeugten SK^-Schicht 5 ausgekleidet oder — noch besser — völlig ausgefüllt werden.
Demzufolge wird mit einer geeigneten Ätztechnik die erste Maske 3 bis auf von einander getrennte ring- oder rahmenförmige Streifen 3* wieder entfernt. Soll das System der 4 ein gitterförmiges Netz bilden, so wird man die rahmenförmigen Streifen diskret und parallel zueinander anordnen, so daß sie zwischen sich denjenigen Teil der Siliciumschicht 2 unbedeckt lassen, der dann bei der Ätzung der Gräben 4 zu entfernen ist. Statt dessen kann man auch eine unregelmäßige Anordnung der Elemente der herzustellenden Schaltung in der epitaktischen Schicht 2 vorsehen. Dann wird man zweckmäßig die zu den einzelnen Elementen zu verarbeitenden Gebiete der Schicht 2 mit je einem diskreten Ringgraben 4 umgeben. Dies bedeutet aber, daß die die erste Maske bildenden Streifen 3' aus sauerstoffundurchlässigem Material sich lediglich am inneren Ufer des Grabens erstrecken müssen.
Wichtig ist, daß die Breite der Streifen 3" so eingestellt wird, daß sie etwa der Summe aus der zu ätzenden Grabentiefe und der halben Dicke der zu erzeugenden SiO2-Schicht im Graben 4 gleich wird. Ferner sind die zwischen den Gräben 4 oder innerhalb eines ringförmigen Grabens 4 verbleibenden Inseln der Siliciumoberfläche entsprechend so groß zu bemessen, daß nicht nur Platz für die sich unmittelbar vom Ufer der Gräben 4 sich in das Innere der Siliciuminseln erstreckenden Streifen 3", sondern auch für die aus SiO? bestehene zweite Maske 7 zur Verfugung steht.
Hinsichtlich der Stärke und materiellen Beschaffenheit der Schicht 3 bzw. der ersten Maske 3' gilt das bereits eben festgestellte.
Nach Erzeugung der ring- oder rahmenförmigen Streifen 3* der ersten Maske nach der üblichen Photolack-Ätztechnik wird nun die Anordnung einem Prozeß der thermischen Oxydation unter solchen Bedingungen unterworfen, daß der Streifen 3* erhalten bleib«. Eine Oxydation der SijN^-Schicht ist also möglichst zu vermeiden, was z. B. durch niedrigere Oxydationstemperaturen möglich ist. Das die zweite Maske 7 bildende S1O2 kann ggf. auch aus einem entsprechenden Reaktionsgas pyrolytisch abgeschieden verden. Dann müssen aber vorher die von den Streifen 3* der ersten Maske umgebenen Siliciuminseln etwas abgeätzt werden, damit das Siliciumdioxyd der zweiten Maske tiefer als das Material der ersten Maske 3', und zwar um eine Tiefe von etwa Vio der im Graben 4 zu erzeugenden SiO2-Stärke, in das Silicium der Schicht 2 reicht. Zu bemerken ist, daß bei der Herstellung der zweiten Maske 7 auch die sonst frei liegenden Teile der Siliciumoberfläche, z. B. am Ort der noch zu erzeugenden Gräben 4 mit S1O2 bedeckt werden. Es empfiehlt sich dann — ggf. unter Anwendung einer entsprechend geformten Ätzmaske — nicht nur das S1O2 am Ort der zu erzeugenden Gräben 4, sondern auch von dem Streifen 3" wieder zu entfernen, bevor weitere Schritte unternommen werden.
Vorteilhafterweise — aber nicht notwendig — werden die als zweite Maske 7 zu verwendenden Teile der SiO2-Schicht mit einer weiteren — ein weiteres Vordringen der Maske 7 bei der Oxydation der Wand der noch zu erzeugenden Gräben 4 bremsenden Schutzschicht 8 abgedeckt. Diese kann aus S13N4 oder einem anderen oxydationshemmenden Material, ggf. sogar aus S1O2, bestehen. Die Schutzschicht 8 wird zweckmäßig unmittelbar nach dem die zweite Maske 7 bildenden Verfahrensschritt aufgebracht.
Die nun vorliegende Anordnung weist an der Oberfläche der Siliciumschicht 2 die die erste Maske bildenden ring- oder rahmenförmigen Streifen 3* aus oxydationshemmendem Material, insbesondere aus S13N«, auf von denen jeder eine völlig mit SiO2, also mit der zweiten Maske 7 bedeckte Siliciuminsel im dichten Anschluß an die zweite Maske 7 umgibt. Der Herstellungsprozeß für die zweite Maske 7 bringt gewöhnlich mit sich, daß auch die übrige Oberfläche der Anordnung, wenigstens soweit sie aus Silicium besteht, mit dem Material der zweiten Maske 7 bedeckt ist Die evtl. noch vorzusehende Schutzschicht 8 wird eigentlich nur zur Abdeckung der zweiten Maske 7 benötigt. Die zu ihrer Herstellung anzuwendenden üblichen Prozesse, Abscheidung aus einem geeigneten, z. B. aus mit Inertgas verdünntem SiH4-NH3-Gemisch an der erhitzten Oberfläche der Anordnung, bringen es mit sich, daß zunächst wiederum die ganze Oberfläche der Anordnung mit der Schutzschicht bedeckt ist
Die Herstellung der Gräben 4 verlangt zunächst eine entsprechende Abätzung des überschüssigen Materials der vorher aufgebrachten Schichten 7 und 8, was zweckmäßig wiederum unter Anwendung von Photolack-Ätzmasken erfolgt Dann werden die Gräben 4 in bekannter Weise — ebenfalls unter Anwendung einer Photolack-Ätztechnik — erzeugt Der einzelne Graben 4 ist so zu ätzen, daß mindestens eines seiner Ufer unmittelbar — und zwar über seine ganze Länge — mit dem zugewandten Rand des zugehörigen Streifens 3* zusammenfällt Da der einzelne Graben 4 gewöhnlich ring- oder rahmenförmig ist, bedeutet das, daß d'ei einzelne Graben 4 einen ring- oder rahmenförmiger Streifen 3* abstandslos umgibt, ebenso wie der Streifer 3* seinerseits eine inselartig ausgebildete zweite Maske
7 ohne Abstand umgibt. Nach dem Ätzen des bzw. dei Gräben 4 ist die in F i g. 3 dargestellte Situation erreicht Die in Fi g. 3 dargestellte Anordnung wird nun in ar
sich bekannter Weise einer thermischen Oxydation unterworfen, wobei sich aufgrund des Streifens 3' und der zweiten Maske 7 die Oxydation auf die im Graben 4 bzw. den Gräben 4 freigelegte Siliciumoberfläche beschränkt. Das Ergebnis ist in Fig.4 dargestellt: Die störenden Undefinierten keilförmigen Vorsprünge ar den Stellen 6, die in der Literatur als »beaks« bezeich riel werden sind von der zweiten Maske 7 »abgefangen« worden und treten nicht mehr in Erscheinung.
Eine Weiterbehandlung der in F i g. 4 gezeigter Anordnung wird anhand der Fig.5 gezeigt Hiei handelt es sich um die Herstellung eines Transistors, be dem das — hier aus hochdotiertem einkristalliner Silicium 9 bestehende — Substrat 1 mit einer schwächei dotierten aber denselben Leitungstyp wie das Substrai aufweisenden epitaktischen Schicht 2 versehen wurde In dieser Schicht 2 wird nun die Kollektorzone 10, die Basiszone 11 und die Emitterzone 12 des Transistors durch maskierte Diffusion erzeugt.
Hierzu wird zunächst die Schutzschicht 8, die zweite Maske 7 und der Streifen 3" entfernt, was durch entsprechende sich auf die betreffenden Schichtmateria-
lien spezialisierende Ätzprozesse geschieht. Das Material der Siliziumdioxydauskleidung S in den Gräben A wird dabei durch eine Ätzmaske, insbesondere au! Photolack, abgedeckt. Nach Entfernung der Ätzmaske wird im Beispielsfalle ein sich quer durch die von derr Graben 4 umgebene Siliciuminsel erstreckender Basis-Kollektor-pn-Übergang erzeugt. Hierzu kann man be geeignetem Dotierungsmaterial die S1O2-Ausfüllung de; Grabens 4 als Diffusionsmaske verwenden. Zweckmäßig erfolgt das Eindiffundieren der Basisdotierung untei oxydierenden Bedingungen, so daß sich auf dei Oberfläche der Siliciuminsel eine oxydische Schicht bildet die gewissermaßen die zweite Maske 7 ersetzt aber eine ganz andere Aufgabe als jene zu erfüllen hat Sie dient nämlich bei der nun folgenden Herstellung dei Emitterzone 12 als Grundlage für die für die Herstellung des Emitters benötigte Diffusionsmaske und al« Passivierungsschicht für den Emitter-Basis-pn-Übergang. Im allgemeinen geschieht die Herstellung dei Emitterzone 12 — ebenso wie die der Basiszone 11 — unter oxydierenden Bedingungen, so daß zur Kontaktierung der Basiszone 11 und der Emitterzone 12 je eir Kontaktfenster zur Siliciumoberfläche in der regenerierten SiO2-Schicht 13 — wiederum unter Verwendung einer Photolackätztechnik — geätzt werden muß. Irr Ausführungsbeispiel wird ein Teil der für die Herstel lung der Emitterzone 12 benötigten Diffusionsmaske unmittelbar von dem den Graben 4 ausfüllenden SiO: gebildet, so daß nicht nur die Basiszone 11, sondern auch die Emitterzone 12 wenigstens teilweise unmittelbar ar das Material der Siliziumdioxydauskleidung 5 angrenzt Es ist somit das Gebiet der von dem Graben 4 umgebenen Siliciuminsel weitgehend für die Basiszone und Emitterzone des Transistors ausgenutzt Bei einei konventionell, & h. ohne die zweite Maske 7, hergestellten Anordnung ließe sich das wegen des keilförmiger Undefinierten Unterwanderns der oxydationshemmen den Maske 3 durch die Siliziumoxydauskleidung 5 nichi so ohne Weiteres gewährleisten. Schließlich wird da;
Substrat 9 mit einer Kollektorelektrode 16, die Basiszone 11 mit einer Basiselektrode 14 und die Emitterzone mit einer Emiiterelektrode 15 kontaktiert, die sich zum Teil, wie aus Fig.5 ersichtlich, als leitende Bahnen über die benachbarten Stellen des den Graben 4 ausfüllenden SiCb fortsetzen und auf diese Weise die elektrische Verbindung des Transistors mit weiteren Elementen der integrierten Halbleiterschaltung bewirken, von der der in Fig.5 dargestellte Transistor bevorzugt nur ein Bestandteil ist.
Die Breite des als erste Maske vorgesehenen ring- oder rahmenförmigen Streifens 3* aus S13N4 oder ähnlich wirkendem oxydationshemmenden Material wird zweckmäßig auf etwa 2 bis 3 μΐη eingestellt Sie entspricht etwa der zu ätzenden Grabentiefe plus der Hälfte der Dicke der vorzusehenden Siliziumdioxydauskleidung 5 des Grabens 4, Die Stärke der als zweite Maske 7 vorzusehenden SiCVSchicht wird zweckmäßig auf etwa 0,2—0,6 μΐη eingestellt. Sie soll auf jeden Fall tiefer, und zwar um etwa 0,1 bis 03 μπι tiefer, in das Silicium reichen als der Streifen 3*.
Besteht die Schutzschicht 8 aus SiO2, das zweckmäßig aus einem entsprechenden Reaktionsgas abgeschieden wurde, dann wird unter Verwendung von verdünnter, insbesondere mit NH4F gepufferter Flußsäure als Ätzmittel, der Streifen 3* in der Regel nicht angegriffen. Man braucht dann also nur die Siliziumdioxydauskleidung 5 in den Gräben 4 abzudecken. Der aus S13N4 bestehende ringförmige Streifen 3* wird mit heißer H3PO4 abgelöst, wozu dann überhaupt keine Maske mehr erforderlich ist
Besteht die Schutzschicht 8 aus S13N4, so kann man ohne weitere Maske die zusammenhängenden Schichten 8 und 3* in einem gemeinsamen ersten Ätzprozeß mit heißer H3PO4 entfernen. Nachfolgend wird, wenn man eine Anordnung gemäß F i g. 5 haben will, die zweite Maske 7 mit verdünnter Flußsäure nach Abdeckung der Siliziumdioxydauskleidung 5 in den Gräben 4 durch Photolack, fortgeätzt. Will man die pn-Übergänge nicht unmittelbar bis an die Schicht 5
in heranführen, so wird man zweckmäßig die zweite Maske 7 als Grundlage für die Herstellung mindestens eines ersten pn-Überganges verwenden, indem die dann als Maske und ggf. auch als Passivierungsschicht an der Oberfläche der Anordnung verbleibende zweite Maske 7 mit entsprechenden Diffusionsfenstern in der von der Planartransistor-Herstellung bekannten Weise versehen wird. Es ist klar, daß man die in F i g. 4 dargestellte Anordnung auch auf andere Weise, als oben beschrieben, weiter verarbeiten kann.
Die thermische Oxydation zur Erzeugung der die Gräben 4 ausfüllenden Siliziumdioxydauskleidung 5 wird dergestalt angestrebt, daß sich die untere Kante des bei der Entstehung dieser Siliziumdioxydauskleidung 5 ausbildenden Keiles oder Schnabels mit der unteren Kante der als zweite Maske 7 vorzusehenden SiO2-Schicht bei voller Ausbildung des Oxyds in den Gräben 4 deckt. Dann werden auf jeden Fall definierte Verhältnisse erreicht. Die oben angegebenen Bemessungen dienen der Aufgabe, diese Koinzidenz, wenigstens in guter Annäherung, zu erreichen.
Hierzu 1 Blatt Zeichnungen

Claims (10)

Patentansprüche:
1. Verfahren zum Herstellen einer Halbleiteranordnung, bei dem an der Oberfläche eines Siliciumeinkristalls mindestens eine grabenförmige Vertiefung erzeugt wird, bei dem ferner die Siliciumoberfläche mindestens längs des einen Randes der grabenförmigen Vertiefung mit einer hitzebeständigen und während einer nachfolgenden thermischen Oxydation sauerstoffundurchlässigen, schichtförmigen ersten Maske sowie mit einer unmittelbar an den Siliciumkristall grenzenden und tiefer als die erste Maske in den Siliciumkristall hineinreichenden schichtförmigen zweiten Maske aus Siliciumdioxyd versehen wird und bei dem schließlich die mit der ;s ersten und mit der zweiten Maske versehene Anordnung den Bedingungen zur thermischen Oxydation der in der grabenförmigen Vertiefung von der ersien und der zweiten Maske unbedeckt bleibenden Siliciumoberfläche unterworfen wird, dadurch gekennzeichnet, daß die erste Maske (3) unmittelbar auf den Siliciumkristall aufgebracht wird, daß die Grenzfläche zwischen dem Siliciumkristall (2) und der ersten Maske (3) auf einen unmittelbar am Rand der grabenartigen Vertiefung (4) verlaufenden Streifen (3*) beschränkt wird und daß die zweite Maske (7) überall im Anschluß an den von der grabenförmigen Vertiefung (4) abgewandten Rand des Streifens (3*) auf dem Siliciumkristall (2) derart aufgebracht wird, daß JO sie tiefer in das Silicium reicht als der Streifen (3*).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die grabenförmige Vertiefung (4) die Gestalt eines eine homogene Tiefe aufweisenden Ringgrabens erhält, der eine von der Siliciumober- !■> fläche gebildete Insel umschließt, daß der Rand dieser Insel mit dem Streifen (3") der ersten Maske (3) bedeckt und das Innere der Insel mit der zweiten Maske (7) versehen wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Breite des Streifens (3*) der ersten Maske (3) etwa gleich der geätzten Tiefe der grabenförmigen Vertiefung (4) plus der halben Dicke der in den grabenförmigen Vertiefungen (4) zu erzeugenden Siliciumdioxydauskleidung (5), vorzugsweise etwa auf 2 bis 3 μπι eingestellt wird und daß die Dicke der ersten Maske (3) auf etwa 0,05 bis 0,15 μπι bemessen wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Dicke der zweiten vt Maske (7) auf einen Wert von 0,2 μπι bis 0,6 μΐη eingestellt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweite Maske (7) um 0,1 bis 0,3 μπι tiefer in den Siliciumkristall (2) als die erste Maske (3) hineinreicht.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Streifen (3") der ersten Maske (3) und die zweite Maske (7) vor der thermischen Oxydation der Siliciumoberfläche in den grabenförmigen Vertiefungen (4) mit einer gemeinsamen, ein Vordringen der zweiten Maske (7) auf Kosten des Siliciums bremsenden Schutzschicht (8) abgedeckt werden.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß als Material für die erste Maske (3) mindestens einer der Stoffe Siliciumnitrid, Aluminiumoxyd, Berylliumoxyd, Tantalpentoxyd verwendet wird.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß als Material für die Schutzschicht (8) mindestens einer der Stoffe Siliciumnitrid, Aluminiumoxyd, Berylliumoxyd, Tantalpentoxyd, Siliciumdioxyd verwendet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß nach der thermischen Oxydation der in der bzw. den grabenförmigen Vertiefungen (4) freigelegten Siliciumoberfläche die Schutzschicht (8) sowie die erste und die zweite Maske von der Siliciumoberfläche entfernt und in die hierdurch freigelegte Siliciumoberfläche Dotierungsstoff zur Erzeugung mindestens eines pn-Übergangs in den Siliciumkristall (2) eingebracht wird.
10. Verfahren nach Ansprüche, dadurch gekennzeichnet, daß die in den grabenförmigen Vertiefungen (4) erzeugte Siliciumdioxydauskleidung (5) zur Begrenzung eines Diffusionsfensters bei der Erzeugung mindesten.» eines pn-Obergangs (10, 11) verwendet wird.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1437112A (en) * 1973-09-07 1976-05-26 Mullard Ltd Semiconductor device manufacture
JPS5246784A (en) * 1975-10-11 1977-04-13 Hitachi Ltd Process for production of semiconductor device
US4142004A (en) 1976-01-22 1979-02-27 Bell Telephone Laboratories, Incorporated Method of coating semiconductor substrates
JPS6035818B2 (ja) * 1976-09-22 1985-08-16 日本電気株式会社 半導体装置の製造方法
US4109050A (en) * 1976-12-09 1978-08-22 General Electric Company Coated silicon-based ceramic composites and method for making same
US4239811A (en) 1979-08-16 1980-12-16 International Business Machines Corporation Low pressure chemical vapor deposition of silicon dioxide with oxygen enhancement of the chlorosilane-nitrous oxide reaction
US4462846A (en) * 1979-10-10 1984-07-31 Varshney Ramesh C Semiconductor structure for recessed isolation oxide
US4272308A (en) * 1979-10-10 1981-06-09 Varshney Ramesh C Method of forming recessed isolation oxide layers
US4278705A (en) * 1979-11-08 1981-07-14 Bell Telephone Laboratories, Incorporated Sequentially annealed oxidation of silicon to fill trenches with silicon dioxide
US4331708A (en) * 1980-11-04 1982-05-25 Texas Instruments Incorporated Method of fabricating narrow deep grooves in silicon
JPS5873163A (ja) * 1981-10-27 1983-05-02 Toshiba Corp Ｍｏｓ型半導体装置
CA1252372A (en) * 1985-01-21 1989-04-11 Joseph P. Ellul Nitsinitride and oxidized nitsinitride dielectrics on silicon
US4789560A (en) * 1986-01-08 1988-12-06 Advanced Micro Devices, Inc. Diffusion stop method for forming silicon oxide during the fabrication of IC devices
US6015737A (en) * 1991-07-26 2000-01-18 Denso Corporation Production method of a vertical type MOSFET
US6482716B1 (en) 2000-01-11 2002-11-19 Infineon Technologies North America Corp. Uniform recess depth of recessed resist layers in trench structure
GB0223361D0 (en) * 2002-10-08 2002-11-13 Council Cent Lab Res Councils Optical micro sensor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL169121C (nl) * 1970-07-10 1982-06-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een halfgeleiderlichaam, dat aan een oppervlak is voorzien van een althans ten dele in het halfgeleiderlichaam verzonken, door thermische oxydatie gevormd oxydepatroon.
US3719535A (en) * 1970-12-21 1973-03-06 Motorola Inc Hyperfine geometry devices and method for their fabrication
NL7204741A (de) * 1972-04-08 1973-10-10
US3899372A (en) * 1973-10-31 1975-08-12 Ibm Process for controlling insulating film thickness across a semiconductor wafer

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FR2262864B1 (de) 1979-03-16

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