JPH09130232A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09130232A JPH09130232A JP8232349A JP23234996A JPH09130232A JP H09130232 A JPH09130232 A JP H09130232A JP 8232349 A JP8232349 A JP 8232349A JP 23234996 A JP23234996 A JP 23234996A JP H09130232 A JPH09130232 A JP H09130232A
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Abstract
(57)【要約】
【課題】 電源電圧や温度に依存せず、少ないパターン
面積で実現できるリーク検出回路を含む半導体集積回路
装置を提供する。 【解決手段】 リーク電流検出トランジスタＭLnのゲー
トに、抵抗を用いることなく、サブスレシュホールド領
域で動作させた２つのトランジスタＭ1n、Ｍ2nにより電
圧Ｖb を形成して供給するようにしているので、リーク
電流検出倍率は電源電圧や温度に依存しなくなり、正確
なリーク電流の検出が可能となる。
面積で実現できるリーク検出回路を含む半導体集積回路
装置を提供する。 【解決手段】 リーク電流検出トランジスタＭLnのゲー
トに、抵抗を用いることなく、サブスレシュホールド領
域で動作させた２つのトランジスタＭ1n、Ｍ2nにより電
圧Ｖb を形成して供給するようにしているので、リーク
電流検出倍率は電源電圧や温度に依存しなくなり、正確
なリーク電流の検出が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関するもので、特に低電圧ＣＭＯＳ ＬＳＩに使用さ
れるものである。
に関するもので、特に低電圧ＣＭＯＳ ＬＳＩに使用さ
れるものである。
【０００２】
【従来の技術】ＣＭＯＳ集積回路の消費電力を低減する
有効な方法の一として、電源電圧を下げる方法が提案さ
れている。しかし、電源電圧を下げるとＣＭＯＳ回路の
動作速度はＭＯＳトランジスタのしきい値（Ｖth）に大
きく依存するようになる。例えば、３．３Ｖ電源の場合
には、Ｖthが０．１５Ｖ高くなっても、回路の速度は５
％遅くなる程度である。ところが、１Ｖ電源の場合には
同じＶth変動に対し、回路の動作速度は上記の２倍の１
０％も遅くなってしまう。
有効な方法の一として、電源電圧を下げる方法が提案さ
れている。しかし、電源電圧を下げるとＣＭＯＳ回路の
動作速度はＭＯＳトランジスタのしきい値（Ｖth）に大
きく依存するようになる。例えば、３．３Ｖ電源の場合
には、Ｖthが０．１５Ｖ高くなっても、回路の速度は５
％遅くなる程度である。ところが、１Ｖ電源の場合には
同じＶth変動に対し、回路の動作速度は上記の２倍の１
０％も遅くなってしまう。
【０００３】このような事情を考慮して、Ｖthのばらつ
きを小さくする回路技術が開発されている。例えば参考
文献：Kobayashi,T. and Sakurai,T., “Self-Adjusti
ng Threshold-Voltage Scheme (SATS) for Low-Voltage
High-Speed Operation.”Proc.IEEE 1994 CICC,pp.271
-274,May 1994 に記載された回路では、ＬＳＩのリーク
電流検出回路と基板バイアス回路を使って以下の動作を
行う。すなわち、Ｖthが目標値より低いときは、リーク
電流が目標値より増えるので、検出したリーク電流が設
定値より大きくなる。その結果、基板バイアス回路が作
動して、基板バイアスが深くなり、Ｖthは高く修正され
る。逆に、Ｖthが目標値より高いときは、リーク電流が
目標値より減るので、検出したリーク電流が設定値より
小さくなる。その結果、基板バイアス回路の動作が止ま
って、基板バイアスが浅くなり、Ｖthは低く修正され
る。こうして、Ｖth＝±０．１５Ｖに製造されたＭＯＳ
トランジスタのＶthのばらつきを回路技術で±０．０５
Ｖに低減することができる。
きを小さくする回路技術が開発されている。例えば参考
文献：Kobayashi,T. and Sakurai,T., “Self-Adjusti
ng Threshold-Voltage Scheme (SATS) for Low-Voltage
High-Speed Operation.”Proc.IEEE 1994 CICC,pp.271
-274,May 1994 に記載された回路では、ＬＳＩのリーク
電流検出回路と基板バイアス回路を使って以下の動作を
行う。すなわち、Ｖthが目標値より低いときは、リーク
電流が目標値より増えるので、検出したリーク電流が設
定値より大きくなる。その結果、基板バイアス回路が作
動して、基板バイアスが深くなり、Ｖthは高く修正され
る。逆に、Ｖthが目標値より高いときは、リーク電流が
目標値より減るので、検出したリーク電流が設定値より
小さくなる。その結果、基板バイアス回路の動作が止ま
って、基板バイアスが浅くなり、Ｖthは低く修正され
る。こうして、Ｖth＝±０．１５Ｖに製造されたＭＯＳ
トランジスタのＶthのばらつきを回路技術で±０．０５
Ｖに低減することができる。
【０００４】サブスレッショルド領域、すなわちゆるく
オンしている状態におけるＭＯＳトランジスタのドレイ
ン電流は次式で表される。
オンしている状態におけるＭＯＳトランジスタのドレイ
ン電流は次式で表される。
【０００５】
【数１】 ここで、式（１）中のＳはいわゆるＳパラメータ（テー
リング係数ともいう）と言われるもので、リーク電流を
１桁下げるために必要なＶGSの値を示している。このＳ
パラメータは
リング係数ともいう）と言われるもので、リーク電流を
１桁下げるために必要なＶGSの値を示している。このＳ
パラメータは
【０００６】
【数２】 と表わされる。式（１）におけるＶTCは、チャネル幅Ｗ
o のトランジスタに、ある一定のドレイン電流Ｉo が流
れ始めるときのＶGSである。式（２）よりＳは温度に依
存することがわかる。
o のトランジスタに、ある一定のドレイン電流Ｉo が流
れ始めるときのＶGSである。式（２）よりＳは温度に依
存することがわかる。
【０００７】従ってＬＳＩのリーク電流は次式で表され
る。
る。
【０００８】
【数３】 従来のリーク電流検出回路の構成を図１３に示す。
【０００９】この回路において、ゲートが接地され、ソ
ースが電源に接続されたＰチャネルＭＯＳトランジスタ
Ｍ1pのドレインと、ソースが接地された負荷としてのＮ
チャネルＭＯＳトランジスタＭLnのドレインとの接続点
に所定電圧Ｖ0 が印加され、そのゲートには抵抗Ｒ１お
よびＲ２でなる抵抗分圧回路の出力電圧Ｖb が与えられ
ている。このＮチャネルＭＯＳトランジスタＭLnはリー
ク電流検出用のトランジスタである。ＭLnの右側にある
２つのトランジスタはＬＳＩ全体を等価的に表してお
り、ゲートが接地され、ソースが電源に接続されたＰチ
ャネルＭＯＳトランジスタＭ1pa と、ゲートおよびソー
スが接地され、ドレインがＰチャネルＭＯＳトランジス
タＭ1pa のドレインと接続されたＮチャネルＭＯＳトラ
ンジスタＭLSI により表現されている。
ースが電源に接続されたＰチャネルＭＯＳトランジスタ
Ｍ1pのドレインと、ソースが接地された負荷としてのＮ
チャネルＭＯＳトランジスタＭLnのドレインとの接続点
に所定電圧Ｖ0 が印加され、そのゲートには抵抗Ｒ１お
よびＲ２でなる抵抗分圧回路の出力電圧Ｖb が与えられ
ている。このＮチャネルＭＯＳトランジスタＭLnはリー
ク電流検出用のトランジスタである。ＭLnの右側にある
２つのトランジスタはＬＳＩ全体を等価的に表してお
り、ゲートが接地され、ソースが電源に接続されたＰチ
ャネルＭＯＳトランジスタＭ1pa と、ゲートおよびソー
スが接地され、ドレインがＰチャネルＭＯＳトランジス
タＭ1pa のドレインと接続されたＮチャネルＭＯＳトラ
ンジスタＭLSI により表現されている。
【００１０】リーク電流検出回路で検出されるリーク電
流は式（１）より次式のようになる。
流は式（１）より次式のようになる。
【００１１】
【数４】 ここで、入力電圧Ｖb は次式で与えられる。
【００１２】
【数５】 従って、ＬＳＩ全体のリーク電流とリーク電流検出回路
が検出するリーク電流の比（以下、リーク電流検出倍率
と呼ぶ）は次式のようになる。
が検出するリーク電流の比（以下、リーク電流検出倍率
と呼ぶ）は次式のようになる。
【００１３】
【数６】
【００１４】
【発明が解決しようとする課題】式（６）から明らかな
ように、従来のリーク電流検出回路は、リーク電流検出
倍率が電源電圧ＶDDと温度に依存（Ｓは上述したように
温度に依存）し、正確にＬＳＩのリーク電流を検出でき
なかった。
ように、従来のリーク電流検出回路は、リーク電流検出
倍率が電源電圧ＶDDと温度に依存（Ｓは上述したように
温度に依存）し、正確にＬＳＩのリーク電流を検出でき
なかった。
【００１５】また、リーク電流検出用のＭＯＳトランジ
スタＭLnは大きなチャネル幅（ＷLC M ）を必要とする。
従って、ＭLnのドレインに寄生する容量は大きく、一方
ＭLnに流れる電流（ＩLn.LLCM ）は小さいので、リーク
電流検出回路の応答時間が非常に長くなり、上記基板バ
イアスの制御の収束性が良好でないことが問題であっ
た。また、入力電圧Ｖb は抵抗分圧で得ているので、抵
抗に流れる電流Ｉbnの消費を小さくしようとすると大き
な抵抗値の抵抗が必要となる。例えば、電流Ｉbnを１μ
Ａにするには、ＶDD＝３Ｖのとき、Ｒ１とＲ２で３ＭΩ
の抵抗が必要になる。一般には拡散層で抵抗を作るが、
拡散層のシート抵抗を１００Ωとすると、幅１μｍ、長
さ３０ｍｍのレイアウトパターンが必要になり、大きな
面積を占有して小型化、高集積化の要請に反するという
問題があった。
スタＭLnは大きなチャネル幅（ＷLC M ）を必要とする。
従って、ＭLnのドレインに寄生する容量は大きく、一方
ＭLnに流れる電流（ＩLn.LLCM ）は小さいので、リーク
電流検出回路の応答時間が非常に長くなり、上記基板バ
イアスの制御の収束性が良好でないことが問題であっ
た。また、入力電圧Ｖb は抵抗分圧で得ているので、抵
抗に流れる電流Ｉbnの消費を小さくしようとすると大き
な抵抗値の抵抗が必要となる。例えば、電流Ｉbnを１μ
Ａにするには、ＶDD＝３Ｖのとき、Ｒ１とＲ２で３ＭΩ
の抵抗が必要になる。一般には拡散層で抵抗を作るが、
拡散層のシート抵抗を１００Ωとすると、幅１μｍ、長
さ３０ｍｍのレイアウトパターンが必要になり、大きな
面積を占有して小型化、高集積化の要請に反するという
問題があった。
【００１６】したがって、本発明の目的は、電源電圧や
温度や製造ばらつきに依存しないリーク電流検出倍率を
有するリーク電流検出回路を含む半導体集積回路を提供
することである。
温度や製造ばらつきに依存しないリーク電流検出倍率を
有するリーク電流検出回路を含む半導体集積回路を提供
することである。
【００１７】本発明の他の目的は高速動作が可能で、少
ないパターン面積でレイアウトすることのできるリーク
電流検出回路を含む半導体集積回路装置を提供すること
である。
ないパターン面積でレイアウトすることのできるリーク
電流検出回路を含む半導体集積回路装置を提供すること
である。
【００１８】
【課題を解決するための手段】本発明によれば、ソース
が第１の電源に接続され、ドレイン端子が負荷を介して
第２の電源に接続された第１の第１導電型ＭＯＳトラン
ジスタと、ドレインが前記第１の第１導電型ＭＯＳトラ
ンジスタのゲートに接続され、ソースが前記第１の電源
に接続され、ゲートが第１の電流源に接続された第２の
第１導電型ＭＯＳトランジスタと、ソースが前記第１の
第１導電型ＭＯＳトランジスタのゲートに接続され、ド
レインが前記第１の電流源に接続され、ゲートがドレイ
ンに接続された第３の第１導電型ＭＯＳトランジスタと
を備え、前記第２の第１導電型ＭＯＳトランジスタのゲ
ートの電位と前記第１の電源の電位の差の絶対値が前記
第２および第３の第１導電型ＭＯＳトランジスタの閾値
電圧と等しいか小さくなるようにして前記第２および第
３の第１導電型ＭＯＳトランジスタをサブスレッシュホ
ールド領域で駆動するようにしたことを特徴とする。
が第１の電源に接続され、ドレイン端子が負荷を介して
第２の電源に接続された第１の第１導電型ＭＯＳトラン
ジスタと、ドレインが前記第１の第１導電型ＭＯＳトラ
ンジスタのゲートに接続され、ソースが前記第１の電源
に接続され、ゲートが第１の電流源に接続された第２の
第１導電型ＭＯＳトランジスタと、ソースが前記第１の
第１導電型ＭＯＳトランジスタのゲートに接続され、ド
レインが前記第１の電流源に接続され、ゲートがドレイ
ンに接続された第３の第１導電型ＭＯＳトランジスタと
を備え、前記第２の第１導電型ＭＯＳトランジスタのゲ
ートの電位と前記第１の電源の電位の差の絶対値が前記
第２および第３の第１導電型ＭＯＳトランジスタの閾値
電圧と等しいか小さくなるようにして前記第２および第
３の第１導電型ＭＯＳトランジスタをサブスレッシュホ
ールド領域で駆動するようにしたことを特徴とする。
【００１９】この態様では、２つのトランジスタをサブ
スレッショルド領域で動作させて、リーク電流検出用ト
ランジスタの入力電圧Ｖb を発生するようにしているの
で、リーク電流検出倍率は電源電圧や温度に依存しなく
なる。これにより正確にＬＳＩのＮチャネルＭＯＳトラ
ンジスタあるいはＰチャネルＭＯＳトランジスタのリー
ク電流を検出することができる。また、Ｖb は抵抗を使
わずにトランジスタで発生できるので、リーク電流検出
回路を少ないパターン面積でレイアウトすることができ
る。
スレッショルド領域で動作させて、リーク電流検出用ト
ランジスタの入力電圧Ｖb を発生するようにしているの
で、リーク電流検出倍率は電源電圧や温度に依存しなく
なる。これにより正確にＬＳＩのＮチャネルＭＯＳトラ
ンジスタあるいはＰチャネルＭＯＳトランジスタのリー
ク電流を検出することができる。また、Ｖb は抵抗を使
わずにトランジスタで発生できるので、リーク電流検出
回路を少ないパターン面積でレイアウトすることができ
る。
【００２０】また、本発明の第２の態様によれば、ソー
スが第１の電源に接続された第１の第１導電型ＭＯＳト
ランジスタと、ドレインが前記第１の第１導電型ＭＯＳ
トランジスタのゲートに接続され、ソースが前記第１の
電源に接続され、ゲートが第１の電流源に接続された第
２の第１導電型ＭＯＳトランジスタと、ソースが前記第
１の第１導電型ＭＯＳトランジスタのゲートに接続さ
れ、ドレインが前記第１の電流源に接続され、ゲートが
ドレインに接続された第３の第１導電型ＭＯＳトランジ
スタと、ソースが前記第１の第１導電型ＭＯＳトランジ
スタのドレインに接続され、ドレインが負荷を介して第
２の電源に接続され、ゲートに所定電位が与えられた第
４の第１導電型ＭＯＳトランジスタとを備え、前記第２
の第１導電型ＭＯＳトランジスタのゲートの電位と前記
第１の電源の電位の差の絶対値が前記第２および第３の
第１導電型ＭＯＳトランジスタの閾値電圧と等しいか小
さくなるようにして前記第２および第３の第１導電型Ｍ
ＯＳトランジスタをサブスレッシュホールド領域で駆動
するようにするとともに、前記第４の第１導電型ＭＯＳ
トランジスタのチャネル幅を前記第１の第１導電型ＭＯ
Ｓトランジスタのチャネル幅よりも小さくしたことを特
徴とする。
スが第１の電源に接続された第１の第１導電型ＭＯＳト
ランジスタと、ドレインが前記第１の第１導電型ＭＯＳ
トランジスタのゲートに接続され、ソースが前記第１の
電源に接続され、ゲートが第１の電流源に接続された第
２の第１導電型ＭＯＳトランジスタと、ソースが前記第
１の第１導電型ＭＯＳトランジスタのゲートに接続さ
れ、ドレインが前記第１の電流源に接続され、ゲートが
ドレインに接続された第３の第１導電型ＭＯＳトランジ
スタと、ソースが前記第１の第１導電型ＭＯＳトランジ
スタのドレインに接続され、ドレインが負荷を介して第
２の電源に接続され、ゲートに所定電位が与えられた第
４の第１導電型ＭＯＳトランジスタとを備え、前記第２
の第１導電型ＭＯＳトランジスタのゲートの電位と前記
第１の電源の電位の差の絶対値が前記第２および第３の
第１導電型ＭＯＳトランジスタの閾値電圧と等しいか小
さくなるようにして前記第２および第３の第１導電型Ｍ
ＯＳトランジスタをサブスレッシュホールド領域で駆動
するようにするとともに、前記第４の第１導電型ＭＯＳ
トランジスタのチャネル幅を前記第１の第１導電型ＭＯ
Ｓトランジスタのチャネル幅よりも小さくしたことを特
徴とする。
【００２１】この態様では、上述した第１の態様と同様
の動作に加えてリーク電流検出ＭＯＳトランジスタのド
レイン端子の電位がクランプされ、リーク電流検出ＭＯ
Ｓトランジスタのドレインでの電位は小振幅となる。こ
れによりＬＳＩのＮＭＯＳトランジスタあるいはＰＭＯ
Ｓトランジスタのリーク電流を高速に検出することがで
きる。
の動作に加えてリーク電流検出ＭＯＳトランジスタのド
レイン端子の電位がクランプされ、リーク電流検出ＭＯ
Ｓトランジスタのドレインでの電位は小振幅となる。こ
れによりＬＳＩのＮＭＯＳトランジスタあるいはＰＭＯ
Ｓトランジスタのリーク電流を高速に検出することがで
きる。
【００２２】さらに本発明の第３の態様によれば、リー
ク電流検出回路の負荷としてＭＯＳトランジスタを用
い、そのゲート電位を外部端子を介してチップの外から
自由に制御できるようにしており、これによりリーク電
流検出倍率を自在に設定することができる。
ク電流検出回路の負荷としてＭＯＳトランジスタを用
い、そのゲート電位を外部端子を介してチップの外から
自由に制御できるようにしており、これによりリーク電
流検出倍率を自在に設定することができる。
【００２３】
【発明の実施の形態】以下、本発明に実施の形態のいく
つかにつき詳述する。
つかにつき詳述する。
【００２４】本発明による半導体集積回路装置の第１の
実施の形態の構成をFIG. 1に示す。この半導体集積回路
装置は、ＬＳＩを等価的に表わしたＮチャネルＭＯＳト
ランジスタＭLSI に対してリーク電流検出用にＮチャネ
ルＭＯＳトランジスタＭLnが設けられている点はFIG.13
の従来技術と同じである。このＮチャネルＭＯＳトラン
ジスタＭLnに対してゲート電圧Ｖbnを発生するために、
ソース接地されたＮチャネルＭＯＳトランジスタＭ
1nと、ドレインに電流源Ｍgpが接続され、ソースがＮチ
ャネルＭＯＳトランジスタＭ1nのドレインに接続された
ＮチャネルＭＯＳトランジスタＭ2nとが設けられ、Ｎチ
ャネルＭＯＳトランジスタＭ1nのゲート端子とＮチャネ
ルＭＯＳトランジスタＭ2nのゲート端子とＭ2nのドレイ
ン端子と電流源Ｍgpのドレイン端子が接続され、Ｎチャ
ネルＭＯＳトランジスタＭ1nのドレイン端子とＮチャネ
ルＭＯＳトランジスタＭ2nのソース端子との接続点はＮ
チャネルＭＯＳトランジスタＭLnのゲートに接続されて
いる。
実施の形態の構成をFIG. 1に示す。この半導体集積回路
装置は、ＬＳＩを等価的に表わしたＮチャネルＭＯＳト
ランジスタＭLSI に対してリーク電流検出用にＮチャネ
ルＭＯＳトランジスタＭLnが設けられている点はFIG.13
の従来技術と同じである。このＮチャネルＭＯＳトラン
ジスタＭLnに対してゲート電圧Ｖbnを発生するために、
ソース接地されたＮチャネルＭＯＳトランジスタＭ
1nと、ドレインに電流源Ｍgpが接続され、ソースがＮチ
ャネルＭＯＳトランジスタＭ1nのドレインに接続された
ＮチャネルＭＯＳトランジスタＭ2nとが設けられ、Ｎチ
ャネルＭＯＳトランジスタＭ1nのゲート端子とＮチャネ
ルＭＯＳトランジスタＭ2nのゲート端子とＭ2nのドレイ
ン端子と電流源Ｍgpのドレイン端子が接続され、Ｎチャ
ネルＭＯＳトランジスタＭ1nのドレイン端子とＮチャネ
ルＭＯＳトランジスタＭ2nのソース端子との接続点はＮ
チャネルＭＯＳトランジスタＭLnのゲートに接続されて
いる。
【００２５】ここで、ＮチャネルＭＯＳトランジスタＭ
1nとＮチャネルＭＯＳトランジスタＭ2nはサブスレッシ
ョルド領域で動作するように、電流源Ｍgpの電流値Ｉbp
とＮチャネルＭＯＳトランジスタＭ1nおよびＮチャネル
ＭＯＳトランジスタＭ2nのチャネル幅が選ばれる。その
ように設定されたとき、ＮチャネルＭＯＳトランジスタ
Ｍ1nのゲート端子の電位であるＶgnと接地電位ＧＮＤと
の電位差がＮチャネルＭＯＳトランジスタＭ1nおよびＮ
チャネルＭＯＳトランジスタＭ2nのしきい値電圧に比べ
てほぼ等しいかあるいは小さくなる。
1nとＮチャネルＭＯＳトランジスタＭ2nはサブスレッシ
ョルド領域で動作するように、電流源Ｍgpの電流値Ｉbp
とＮチャネルＭＯＳトランジスタＭ1nおよびＮチャネル
ＭＯＳトランジスタＭ2nのチャネル幅が選ばれる。その
ように設定されたとき、ＮチャネルＭＯＳトランジスタ
Ｍ1nのゲート端子の電位であるＶgnと接地電位ＧＮＤと
の電位差がＮチャネルＭＯＳトランジスタＭ1nおよびＮ
チャネルＭＯＳトランジスタＭ2nのしきい値電圧に比べ
てほぼ等しいかあるいは小さくなる。
【００２６】このように構成された本発明の第１の実施
の形態にかかる半導体集積回路装置においては、Ｎチャ
ネルＭＯＳトランジスタＭ1nとＮチャネルＭＯＳトラン
ジスタＭ2nはサブスレッショルド領域で動作するから、
そのドレイン電流は式（１）で表され、両者が等しいこ
とから、
の形態にかかる半導体集積回路装置においては、Ｎチャ
ネルＭＯＳトランジスタＭ1nとＮチャネルＭＯＳトラン
ジスタＭ2nはサブスレッショルド領域で動作するから、
そのドレイン電流は式（１）で表され、両者が等しいこ
とから、
【００２７】
【数７】 となる。
【００２８】ここで、図２（ａ）に示すようにＮチャネ
ルＭＯＳトランジスタＭ1nのドレインとＮチャネルＭＯ
ＳトランジスタＭ2nの基板端子を接続すると、両トラン
ジスタのしきい値の差はほとんど無くなる。したがっ
て、式（７）の近似が成り立つ。この場合、ＬＳＩのＮ
チャネルＭＯＳトランジスタのリーク電流のリーク電流
検出倍率は、
ルＭＯＳトランジスタＭ1nのドレインとＮチャネルＭＯ
ＳトランジスタＭ2nの基板端子を接続すると、両トラン
ジスタのしきい値の差はほとんど無くなる。したがっ
て、式（７）の近似が成り立つ。この場合、ＬＳＩのＮ
チャネルＭＯＳトランジスタのリーク電流のリーク電流
検出倍率は、
【００２９】
【数８】 となり、電源電圧の変動やデバイスのばらつきの影響を
全く受けず、ＮチャネルＭＯＳトランジスタＭ1nとＮチ
ャネルＭＯＳトランジスタＭ2nのチャネル幅Ｗ１、Ｗ２
の比で設計できる。
全く受けず、ＮチャネルＭＯＳトランジスタＭ1nとＮチ
ャネルＭＯＳトランジスタＭ2nのチャネル幅Ｗ１、Ｗ２
の比で設計できる。
【００３０】しかしながら図２（ａ）に示す回路接続を
可能にするには、ＮチャネルＭＯＳトランジスタＭ1nの
基板とＮチャネルＭＯＳトランジスタＭ2nの基板が電気
的に分離されていなければならない。両者が電気的に分
離されていない場合は、図２（ｂ）に示すように、両者
の基板端子どうしが接続された回路接続になる。この場
合、ＮチャネルＭＯＳトランジスタＭ2nには基板バイア
スがかかるので、バックゲート効果によりＮチャネルＭ
ＯＳトランジスタＭ2nのしきい値がＮチャネルＭＯＳト
ランジスタＭ1nのそれよりも少し高くなる。その結果、
式（７）の近似は成立しなくなる。従って、リーク電流
検出倍率は、わずかな温度依存性を持つことになる。こ
れを解決するためには図２（ｃ）に示すようにＮチャネ
ルＭＯＳトランジスタＭ1nとＮチャネルＭＯＳトランジ
スタＭ2nの共通の基板に逆バイアスをかけると、この依
存性を更に小さくすることができる。
可能にするには、ＮチャネルＭＯＳトランジスタＭ1nの
基板とＮチャネルＭＯＳトランジスタＭ2nの基板が電気
的に分離されていなければならない。両者が電気的に分
離されていない場合は、図２（ｂ）に示すように、両者
の基板端子どうしが接続された回路接続になる。この場
合、ＮチャネルＭＯＳトランジスタＭ2nには基板バイア
スがかかるので、バックゲート効果によりＮチャネルＭ
ＯＳトランジスタＭ2nのしきい値がＮチャネルＭＯＳト
ランジスタＭ1nのそれよりも少し高くなる。その結果、
式（７）の近似は成立しなくなる。従って、リーク電流
検出倍率は、わずかな温度依存性を持つことになる。こ
れを解決するためには図２（ｃ）に示すようにＮチャネ
ルＭＯＳトランジスタＭ1nとＮチャネルＭＯＳトランジ
スタＭ2nの共通の基板に逆バイアスをかけると、この依
存性を更に小さくすることができる。
【００３１】図９に図１のＶbn−Ｉbn特性のシミュレー
ション結果を示す。式（７）で示したようにＮチャネル
ＭＯＳトランジスタＭ1n，ＮチャネルＭＯＳトランジス
タＭ2nのゲート電位Ｖg と接地電位ＧＮＤとの電位差が
ＮチャネルＭＯＳトランジスタＭ1n，ＮチャネルＭＯＳ
トランジスタＭ2nのしきい値電圧Ｖthn ＝０．５５Ｖよ
り小さいサブスレッショルド領域においては、Ｖb は電
流Ｉb に依存せず一定値となる。すなわち、Ｖb は電源
電圧の変動やデバイスのバラツキの影響を全く受けずに
ＮチャネルＭＯＳトランジスタＭ1n，ＮチャネルＭＯＳ
トランジスタＭ2nのチャネル幅の比Ｗ２／Ｗ１によって
のみ決まる。
ション結果を示す。式（７）で示したようにＮチャネル
ＭＯＳトランジスタＭ1n，ＮチャネルＭＯＳトランジス
タＭ2nのゲート電位Ｖg と接地電位ＧＮＤとの電位差が
ＮチャネルＭＯＳトランジスタＭ1n，ＮチャネルＭＯＳ
トランジスタＭ2nのしきい値電圧Ｖthn ＝０．５５Ｖよ
り小さいサブスレッショルド領域においては、Ｖb は電
流Ｉb に依存せず一定値となる。すなわち、Ｖb は電源
電圧の変動やデバイスのバラツキの影響を全く受けずに
ＮチャネルＭＯＳトランジスタＭ1n，ＮチャネルＭＯＳ
トランジスタＭ2nのチャネル幅の比Ｗ２／Ｗ１によって
のみ決まる。
【００３２】図１０に図１のＶb ＮチャネルＭＯＳトラ
ンジスタ（Ｗ２／Ｗ１）特性をシミュレーションした結
果を示す。ＮチャネルＭＯＳトランジスタＭ1nの基板電
位とＮチャネルＭＯＳトランジスタＭ2nの基板電位を電
気的に分離してＮチャネルＭＯＳトランジスタＭ2nの基
板バイアスをかけない場合（図２（ａ）参照）を破線で
示す。これに対し、ＮチャネルＭＯＳトランジスタＭ1n
とＭ2nの基板電位を電気的に分離できずＭ2nに基板バイ
アスがかかる場合（図２（Ｂ）参照）を実線で示す。後
者は基板バイアス効果のためＭ2nのしきい値が少し高く
なり、式（７）の（ＶTC1 −ＶTC2 ）の項が零となら
ず、負の値をとるため、前者に比べ少し低い値となる。
そのため、わずかな温度依存性を持つことになるが、実
際の使用は用途によっては影響のない範囲である。
ンジスタ（Ｗ２／Ｗ１）特性をシミュレーションした結
果を示す。ＮチャネルＭＯＳトランジスタＭ1nの基板電
位とＮチャネルＭＯＳトランジスタＭ2nの基板電位を電
気的に分離してＮチャネルＭＯＳトランジスタＭ2nの基
板バイアスをかけない場合（図２（ａ）参照）を破線で
示す。これに対し、ＮチャネルＭＯＳトランジスタＭ1n
とＭ2nの基板電位を電気的に分離できずＭ2nに基板バイ
アスがかかる場合（図２（Ｂ）参照）を実線で示す。後
者は基板バイアス効果のためＭ2nのしきい値が少し高く
なり、式（７）の（ＶTC1 −ＶTC2 ）の項が零となら
ず、負の値をとるため、前者に比べ少し低い値となる。
そのため、わずかな温度依存性を持つことになるが、実
際の使用は用途によっては影響のない範囲である。
【００３３】図３は図１の構成におけるトランジスタの
導電型を反転させて構成した本発明の第２の実施例を示
すものである。
導電型を反転させて構成した本発明の第２の実施例を示
すものである。
【００３４】リーク電流検出用ＰチャネルＭＯＳトラン
ジスタＭLpに対してゲート電圧Ｖbpを発生するためにソ
ースが電源に接続されたＰチャネルＭＯＳトランジスタ
（Ｍ1p）と、ドレインに電流源Ｍgnが接続され、ソース
がＰチャネルＭＯＳトランジスタＭ1pのドレインに接続
されたＰチャネルＭＯＳトランジスタ（Ｍ2p）とが設け
られ、ＰチャネルＭＯＳトランジスタＭ1pのゲート端子
とＰチャネルＭＯＳトランジスタＭ2pのゲート端子とＭ
2pのドレイン端子とＭgnのドレイン端子が接続され、Ｐ
チャネルＭＯＳトランジスタＭ1pのドレイン端子とＰチ
ャネルＭＯＳトランジスタＭ2pのソース端子との接続点
はＰチャネルＭＯＳトランジスタＭLpのゲートに接続さ
れている。
ジスタＭLpに対してゲート電圧Ｖbpを発生するためにソ
ースが電源に接続されたＰチャネルＭＯＳトランジスタ
（Ｍ1p）と、ドレインに電流源Ｍgnが接続され、ソース
がＰチャネルＭＯＳトランジスタＭ1pのドレインに接続
されたＰチャネルＭＯＳトランジスタ（Ｍ2p）とが設け
られ、ＰチャネルＭＯＳトランジスタＭ1pのゲート端子
とＰチャネルＭＯＳトランジスタＭ2pのゲート端子とＭ
2pのドレイン端子とＭgnのドレイン端子が接続され、Ｐ
チャネルＭＯＳトランジスタＭ1pのドレイン端子とＰチ
ャネルＭＯＳトランジスタＭ2pのソース端子との接続点
はＰチャネルＭＯＳトランジスタＭLpのゲートに接続さ
れている。
【００３５】ここで、ＰチャネルＭＯＳトランジスタＭ
1pとＰチャネルＭＯＳトランジスタＭ2pはサブスレッシ
ョルド領域で動作するように、電流源の電流値ＩbpとＰ
チャネルＭＯＳトランジスタＭ1pおよびＰチャネルＭＯ
ＳトランジスタＭ2pのチャネル幅が選ばれる。そのよう
に設定されたとき、電源電位とＰチャネルＭＯＳトラン
ジスタＭ1pのゲート端子の電位であるＶgpとの電位差が
ＰチャネルＭＯＳトランジスタＭ1pおよびＰチャネルＭ
ＯＳトランジスタＭ2pのしきい値電圧に比べてほぼ等し
いかあるいは小さくなる。
1pとＰチャネルＭＯＳトランジスタＭ2pはサブスレッシ
ョルド領域で動作するように、電流源の電流値ＩbpとＰ
チャネルＭＯＳトランジスタＭ1pおよびＰチャネルＭＯ
ＳトランジスタＭ2pのチャネル幅が選ばれる。そのよう
に設定されたとき、電源電位とＰチャネルＭＯＳトラン
ジスタＭ1pのゲート端子の電位であるＶgpとの電位差が
ＰチャネルＭＯＳトランジスタＭ1pおよびＰチャネルＭ
ＯＳトランジスタＭ2pのしきい値電圧に比べてほぼ等し
いかあるいは小さくなる。
【００３６】この場合も図１の場合と全く同様にＬＳＩ
のＰチャネルＭＯＳトランジスタのリーク電流を検出で
きる。
のＰチャネルＭＯＳトランジスタのリーク電流を検出で
きる。
【００３７】次に本発明による半導体集積回路装置の第
３の実施の形態の構成を図４に示す。この半導体集積回
路装置は、図１の構成に対し、負荷トランジスタＭ1pの
ドレインとＮチャネルＭＯＳトランジスタＭLnのドレイ
ンの間にＮチャネルＭＯＳトランジスタＭc1n を接続
し、そのゲートにはＭ3nのソースがＧＮＤに、ドレイン
およびゲートが第２の電流源であるＮチャネルＭＯＳト
ランジスタＭc1p のドレインに接続されたＮチャネルＭ
ＯＳトランジスタＭ3nのゲートが接続されている。 こ
こで、ＮチャネルＭＯＳトランジスタＭc1n のチャネル
幅をＮチャネルＭＯＳトランジスタＭLnのチャネル幅に
比べて小さくするとともに、ＮチャネルＭＯＳトランジ
スタＭ3nのゲート端子の電位Ｖcnと接地電位ＧＮＤとの
電位差がＮチャネルＭＯＳトランジスタＭ3nおよびＮチ
ャネルＭＯＳトランジスタＭc1n のしきい値電圧に比べ
ほぼ等しいかあるいは大きくなる様にＮチャネルＭＯＳ
トランジスタＭ3nとＮチャネルＭＯＳトランジスタＭ
c1n のチャネル幅が選ばれる。ただし、ＮチャネルＭＯ
ＳトランジスタＭ3nのチャネル幅をあまり小さくすると
精度上の問題が発生するので適当な幅を維持することが
必要である。
３の実施の形態の構成を図４に示す。この半導体集積回
路装置は、図１の構成に対し、負荷トランジスタＭ1pの
ドレインとＮチャネルＭＯＳトランジスタＭLnのドレイ
ンの間にＮチャネルＭＯＳトランジスタＭc1n を接続
し、そのゲートにはＭ3nのソースがＧＮＤに、ドレイン
およびゲートが第２の電流源であるＮチャネルＭＯＳト
ランジスタＭc1p のドレインに接続されたＮチャネルＭ
ＯＳトランジスタＭ3nのゲートが接続されている。 こ
こで、ＮチャネルＭＯＳトランジスタＭc1n のチャネル
幅をＮチャネルＭＯＳトランジスタＭLnのチャネル幅に
比べて小さくするとともに、ＮチャネルＭＯＳトランジ
スタＭ3nのゲート端子の電位Ｖcnと接地電位ＧＮＤとの
電位差がＮチャネルＭＯＳトランジスタＭ3nおよびＮチ
ャネルＭＯＳトランジスタＭc1n のしきい値電圧に比べ
ほぼ等しいかあるいは大きくなる様にＮチャネルＭＯＳ
トランジスタＭ3nとＮチャネルＭＯＳトランジスタＭ
c1n のチャネル幅が選ばれる。ただし、ＮチャネルＭＯ
ＳトランジスタＭ3nのチャネル幅をあまり小さくすると
精度上の問題が発生するので適当な幅を維持することが
必要である。
【００３８】前述した第１の実施の形態では負荷Ｍ1pを
通じて充電したＭLnのドレインの電位をＶo として取り
出すため、チャネル幅の大きなＭLnのドレイン容量の充
電で遅延が生じる。
通じて充電したＭLnのドレインの電位をＶo として取り
出すため、チャネル幅の大きなＭLnのドレイン容量の充
電で遅延が生じる。
【００３９】これに対し、第３の実施の形態では負荷Ｍ
1pを通じてＭc1n のソース・ドレイン容量とＭLnのドレ
イン容量を充電し、Ｍc1n のドレインの電位をＶo とし
て取り出すようにしている。この場合、ＭLnのドレイン
の電位はクランプ作用によりＭ3nのゲート端子の電位Ｖ
cnとＭLnのしきい値との差しか上がらず、ＭLnのドレイ
ン容量の充電時間が大幅に短縮される。しかも、ＭLnに
比べチャネル幅の小さなＭc1n のドレインの電位をＶo
として取り出すため充電時間も速い。換言すれば、Ｖo
から回路内部を見たときの充電すべき容量はＭc1n のド
レイン容量であるので、応答性が向上する。
1pを通じてＭc1n のソース・ドレイン容量とＭLnのドレ
イン容量を充電し、Ｍc1n のドレインの電位をＶo とし
て取り出すようにしている。この場合、ＭLnのドレイン
の電位はクランプ作用によりＭ3nのゲート端子の電位Ｖ
cnとＭLnのしきい値との差しか上がらず、ＭLnのドレイ
ン容量の充電時間が大幅に短縮される。しかも、ＭLnに
比べチャネル幅の小さなＭc1n のドレインの電位をＶo
として取り出すため充電時間も速い。換言すれば、Ｖo
から回路内部を見たときの充電すべき容量はＭc1n のド
レイン容量であるので、応答性が向上する。
【００４０】したがって遅延時間がＭLnとＭc1n のドレ
イン容量の充電時間の和であっても第１の実施の形態に
比べて高速化が図られる。
イン容量の充電時間の和であっても第１の実施の形態に
比べて高速化が図られる。
【００４１】図５は負荷Ｍ1pと接地間のトランジスタを
もう１段増加させた変形例を示しており、他の構成は図
４の場合と全く同じである。
もう１段増加させた変形例を示しており、他の構成は図
４の場合と全く同じである。
【００４２】この変形例は、図４の場合にはＮチャネル
ＭＯＳトランジスタＭc1n のゲート電圧を高くすること
が困難であり、この低いゲート電圧が充電電流を律速し
てしまうという問題を解決するものである。このため、
図５においては該ゲート電圧を高めるためにトランジス
タＭ3nのソースにドレインおよびゲートが接続され、ソ
ースが接地されたトランジスタＭ4nをもう１段追加して
おり、２つのトランジスタＭ3nおよびＭ4nによる電圧ク
ランプ作用でトランジスタＭc1n のゲート電圧を高くし
てさらに高速化を図ることができる。
ＭＯＳトランジスタＭc1n のゲート電圧を高くすること
が困難であり、この低いゲート電圧が充電電流を律速し
てしまうという問題を解決するものである。このため、
図５においては該ゲート電圧を高めるためにトランジス
タＭ3nのソースにドレインおよびゲートが接続され、ソ
ースが接地されたトランジスタＭ4nをもう１段追加して
おり、２つのトランジスタＭ3nおよびＭ4nによる電圧ク
ランプ作用でトランジスタＭc1n のゲート電圧を高くし
てさらに高速化を図ることができる。
【００４３】図６は図４の構成における各トランジスタ
の導電型を反転させてＬＳＩのＰチャネルＭＯＳトラン
ジスタのリーク電流を検出できるようにした第４の実施
例を示すものであり、構成および動作は図４の場合とほ
ぼ同じであるので詳細な説明を省略する。
の導電型を反転させてＬＳＩのＰチャネルＭＯＳトラン
ジスタのリーク電流を検出できるようにした第４の実施
例を示すものであり、構成および動作は図４の場合とほ
ぼ同じであるので詳細な説明を省略する。
【００４４】図７は図６の実施例における変形例を示す
もので、図５の場合と同様にＶo を出力するために充電
されるトランジスタＭc1p のゲート電圧を上昇させるた
め、トランジスタＭ4pを電源とトランジスタＭ3pとの間
に挿入したもので、高速化を図っている。
もので、図５の場合と同様にＶo を出力するために充電
されるトランジスタＭc1p のゲート電圧を上昇させるた
め、トランジスタＭ4pを電源とトランジスタＭ3pとの間
に挿入したもので、高速化を図っている。
【００４５】次に本発明による半導体集積回路装置の第
５の実施の形態の構成を図８に示す。この実施例では第
１の実施例における負荷トランジスタであるＮチャネル
ＭＯＳトランジスタＭ1pのゲート端子の電位を接地電位
ＧＮＤではなく外部から任意の電圧を印加することがで
きるように外部入力端子ＰＡＤとし、この外部入力電圧
に応じてリーク電流を任意の値で検出することができる
ようにしたものである。 図１１は本発明と従来技術と
のＶth＝０．２Ｖでのシミュレーションによる性能比較
結果を示す図表である。この図表において、ＶＤＤ依存
性はＶＤＤ＝３．３Ｖ±０．３Ｖ、温度依存性は０〜７
０℃、Ｖthn 依存性はＶthn ＝０．２Ｖ±０．１Ｖと
し、リーク電流検出倍率が標準条件のときに比べて何％
変動するかを示している。各項目において、図１および
図４の構成を採用すれば、ほぼ１／１０になって著しく
改善が図られることがわかる。また、図４の構成では従
来回路に比べて同等である図１の構成に比べ、応答時間
が１／４に減少する。さらに、本発明では従来回路のよ
うな抵抗が不要であるので、面積が１／６０に低減され
たことがわかる。
５の実施の形態の構成を図８に示す。この実施例では第
１の実施例における負荷トランジスタであるＮチャネル
ＭＯＳトランジスタＭ1pのゲート端子の電位を接地電位
ＧＮＤではなく外部から任意の電圧を印加することがで
きるように外部入力端子ＰＡＤとし、この外部入力電圧
に応じてリーク電流を任意の値で検出することができる
ようにしたものである。 図１１は本発明と従来技術と
のＶth＝０．２Ｖでのシミュレーションによる性能比較
結果を示す図表である。この図表において、ＶＤＤ依存
性はＶＤＤ＝３．３Ｖ±０．３Ｖ、温度依存性は０〜７
０℃、Ｖthn 依存性はＶthn ＝０．２Ｖ±０．１Ｖと
し、リーク電流検出倍率が標準条件のときに比べて何％
変動するかを示している。各項目において、図１および
図４の構成を採用すれば、ほぼ１／１０になって著しく
改善が図られることがわかる。また、図４の構成では従
来回路に比べて同等である図１の構成に比べ、応答時間
が１／４に減少する。さらに、本発明では従来回路のよ
うな抵抗が不要であるので、面積が１／６０に低減され
たことがわかる。
【００４６】以上の各実施の形態において、種々の変形
が可能である。例えば、電流源はすべて能動素子として
説明されているが、図１２に示すように抵抗Ｒ１，Ｒ
２，Ｒ３を用いることもできる。また、ＣＭＯＳ回路の
それぞれの両導電型ウェル内で本発明の構成を採用する
ことができる。
が可能である。例えば、電流源はすべて能動素子として
説明されているが、図１２に示すように抵抗Ｒ１，Ｒ
２，Ｒ３を用いることもできる。また、ＣＭＯＳ回路の
それぞれの両導電型ウェル内で本発明の構成を採用する
ことができる。
【００４７】
【発明の効果】以上のように本発明によれば、リーク電
流検出トランジスタのゲートに、サブスレシュホールド
領域で動作させた２つのトランジスタにより形成した電
圧を供給するようにしているので、リーク電流検出倍率
は電源電圧や温度に依存しなくなり、正確なリーク電流
の検出が可能となる。
流検出トランジスタのゲートに、サブスレシュホールド
領域で動作させた２つのトランジスタにより形成した電
圧を供給するようにしているので、リーク電流検出倍率
は電源電圧や温度に依存しなくなり、正確なリーク電流
の検出が可能となる。
【００４８】また、大面積を占有する抵抗を使わずにト
ランジスタで発生できるので、リーク電流検出回路を少
ないパターン面積でレイアウトすることができる。
ランジスタで発生できるので、リーク電流検出回路を少
ないパターン面積でレイアウトすることができる。
【００４９】また、リーク電流検出ＭＯＳトランジスタ
のドレイン端子の電位をクランプする構成をさらに備え
た本発明では、リーク電流検出ＭＯＳトランジスタのド
レインでの電位は小振幅となるため、リーク電流検出を
高速化できる。
のドレイン端子の電位をクランプする構成をさらに備え
た本発明では、リーク電流検出ＭＯＳトランジスタのド
レインでの電位は小振幅となるため、リーク電流検出を
高速化できる。
【００５０】さらに、リーク電流検出回路の負荷とし
て、ゲート電位を外部端子を介してチップの外から自由
に制御できるＭＯＳトランジスタを用いるようにした本
発明では、リーク電流検出倍率を自在に設定することが
可能となる。
て、ゲート電位を外部端子を介してチップの外から自由
に制御できるＭＯＳトランジスタを用いるようにした本
発明では、リーク電流検出倍率を自在に設定することが
可能となる。
【図１】本発明の第１の実施例の構成を示す回路図。
【図２】図１の構成において基板電位の与え方を説明す
る回路図。
る回路図。
【図３】本発明の第２の実施例の構成を示す回路図。
【図４】本発明の第３の実施例の構成を示す回路図。
【図５】図４の変形例の構成を示す回路図。
【図６】本発明の第４の実施例の構成を示す回路図。
【図７】図６の変形例の構成を示す回路図。
【図８】本発明の第５の実施例の構成を示す回路図。
【図９】図１のＶbn−Ｉbn特性をシミュレーションした
結果を示すグラフ。
結果を示すグラフ。
【図１０】図１のＶbn−（Ｗ２／Ｗ１）特性をシミュレ
ーションした結果を示すグラフ。
ーションした結果を示すグラフ。
【図１１】本発明と従来発明とのＶth＝０．２Ｖでのシ
ミュレーションによる性能比較結果を示す図表。
ミュレーションによる性能比較結果を示す図表。
【図１２】第１の実施例において電流源としての抵抗を
用いた構成を示す回路図。
用いた構成を示す回路図。
【図１３】従来のリーク電流検出回路の構成を示す回路
図。
図。
Ｍ1n，Ｍ2n，Ｍ3n，Ｍ4n ｎチャネルＭＯＳトランジス
タ Ｍgp，Ｍgn 電流源 Ｍ1p，Ｍ2p，Ｍ3p，Ｍ4p ｐチャネルＭＯＳトランジス
タ ＭLp，ＭLn リーク検出用トランジスタ
タ Ｍgp，Ｍgn 電流源 Ｍ1p，Ｍ2p，Ｍ3p，Ｍ4p ｐチャネルＭＯＳトランジス
タ ＭLp，ＭLn リーク検出用トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/094
Claims (36)
- 【請求項１】ソースが第１の電源に接続され、ドレイン
端子が負荷を介して第２の電源に接続された第１の第１
導電型ＭＯＳトランジスタと、 ドレインが前記第１の第１導電型ＭＯＳトランジスタの
ゲートに接続され、ソースが前記第１の電源に接続さ
れ、ゲートが第１の電流源に接続された第２の第１導電
型ＭＯＳトランジスタと、 ソースが前記第１の第１導電型ＭＯＳトランジスタのゲ
ートに接続され、ドレインが前記第１の電流源に接続さ
れ、ゲートがドレインに接続された第３の第１導電型Ｍ
ＯＳトランジスタとを備え、 前記第２の第１導電型ＭＯＳトランジスタのゲートの電
位と前記第１の電源の電位の差の絶対値が前記第２およ
び第３の第１導電型ＭＯＳトランジスタの閾値電圧と等
しいかまたは小さくなるようにして前記第２および第３
の第１導電型ＭＯＳトランジスタをサブスレッシュホー
ルド領域で駆動するようにしたことを特徴とする半導体
集積回路装置。 - 【請求項２】前記第１導電型ＭＯＳトランジスタはＮチ
ャネルＭＯＳトランジスタであり、前記第１の電源は低
電位電源であり、前記第２の電源は高電位電源であるこ
とを特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】前記第１の第１導電型ＭＯＳトランジスタ
の基板電位は第１導電型とは逆導電型であるＰ型ウェル
電位であることを特徴とする請求項２に記載の半導体集
積回路装置。 - 【請求項４】前記第１導電型ＭＯＳトランジスタはＰチ
ャネルＭＯＳトランジスタであり、前記第１の電源は高
電位電源であり、前記第２の電源は低電位電源であるこ
とを特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項５】前記第１の第１導電型ＭＯＳトランジスタ
の基板電位は第１導電型とは逆導電型であるＮ型ウェル
電位であることを特徴とする請求項４に記載の半導体集
積回路装置。 - 【請求項６】前記第３の第１導電型ＭＯＳトランジスタ
の基板端子を前記第３の第１導電型ＭＯＳのトランジス
タのソース端子に接続したことを特徴とする請求項１に
記載の半導体集積回路装置。 - 【請求項７】前記第２および第３の第１導電型ＭＯＳト
ランジスタの基板端子に前記接地電源の電位あるいはそ
れよりも低い所定電位を与えたことを特徴とする請求項
２に記載の半導体集積回路装置。 - 【請求項８】前記第２および第３の第１導電型ＭＯＳト
ランジスタの基板端子に前記電源の電位あるいはそれよ
りも高い所定電位を与えたことを特徴とする請求項４に
記載の半導体集積回路装置。 - 【請求項９】前記所定電位は、ソースが設置電源に接続
され、ドレインとゲートが第２の電流源に接続された第
５の第１導電型ＭＯＳトランジスタのゲート出力として
与えられることを特徴とする請求項７に記載の半導体集
積回路装置。 - 【請求項１０】前記所定電位は、ソースが電源に接続さ
れ、ドレインとゲートが第２の電流源に接続された第５
の第１導電型ＭＯＳトランジスタのゲート出力として与
えられることを特徴とする請求項８に記載の半導体集積
回路装置。 - 【請求項１１】前記第１の電流源および前記第２の電流
源は、ゲートが接地電源に接続され、ソースが電源に接
続され、ドレインが前記第３または第５のＮチャネルＭ
ＯＳトランジスタのドレインと接続された第１のＰチャ
ネルＭＯＳトランジスタであることを特徴とする請求項
９に記載の半導体集積回路装置。 - 【請求項１２】前記第１の電流源および前記第２の電流
源は、ゲートが電源に接続され、ソースが接地電源に接
続され、ドレインが前記第３または第５のＰチャネルＭ
ＯＳトランジスタのドレインと接続された第１のＮチャ
ネルＭＯＳトランジスタであることを特徴とする請求項
１０に記載の半導体集積回路装置。 - 【請求項１３】前記第１および第２の電流源は、抵抗で
あることを特徴とする請求項９に記載の半導体集積回路
装置。 - 【請求項１４】前記第１および第２の電流源は、抵抗で
あることを特徴とする請求項１０に記載の半導体集積回
路装置。 - 【請求項１５】前記負荷は、ゲートが接地電源に接続さ
れ、ソースが電源に接続され、ドレインが第１あるいは
第４のＮチャネルＭＯＳトランジスタのドレインに接続
された第２のＰチャネルＭＯＳトランジスタであること
を特徴とする請求項２に記載の半導体集積回路装置。 - 【請求項１６】前記負荷は、ゲートが電源に接続され、
ソースが接地電源に接続され、ドレインが第１あるいは
第４のＰチャネルＭＯＳトランジスタのドレインに接続
された第２のＮチャネルＭＯＳトランジスタであること
を特徴とする請求項４に記載の半導体集積回路装置。 - 【請求項１７】ソースが第１の電源に接続された第１の
第１導電型ＭＯＳトランジスタと、 ドレインが前記第１の第１導電型ＭＯＳトランジスタの
ゲートに接続され、ソースが前記第１の電源に接続さ
れ、ゲートが第１の電流源に接続された第２の第１導電
型ＭＯＳトランジスタと、 ソースが前記第１の第１導電型ＭＯＳトランジスタのゲ
ートに接続され、ドレインが前記第１の電流源に接続さ
れ、ゲートがドレインに接続された第３の第１導電型Ｍ
ＯＳトランジスタと、 ソースが前記第１の第１導電型ＭＯＳトランジスタのド
レインに接続され、ドレインが負荷を介して第２の電源
に接続され、ゲートに所定電位が与えられた第４の第１
導電型ＭＯＳトランジスタとを備え、 前記第２の第１導電型ＭＯＳトランジスタのゲートの電
位と前記第１の電源の電位の差の絶対値が前記第２およ
び第３の第１導電型ＭＯＳトランジスタの閾値電圧と等
しいか小さくなるようにして前記第２および第３の第１
導電型ＭＯＳトランジスタをサブスレッシュホールド領
域で駆動するようにするとともに、前記第４の第１導電
型ＭＯＳトランジスタのチャネル幅を前記第１の第１導
電型ＭＯＳトランジスタのチャネル幅よりも小さくした
ことを特徴とする半導体集積回路装置。 - 【請求項１８】前記第１導電型ＭＯＳトランジスタはＮ
チャネルＭＯＳトランジスタであり、前記第１の電源は
低電位電源であり、前記第２の電源は高電位電源である
ことを特徴とする請求項１７に記載の半導体集積回路装
置。 - 【請求項１９】前記第１の第１導電型ＭＯＳトランジス
タの基板電位は第１導電型とは逆導電型であるＰ型ウェ
ル電位であることを特徴とする請求項１８に記載の半導
体集積回路装置。 - 【請求項２０】前記第１導電型ＭＯＳトランジスタはＰ
チャネルＭＯＳトランジスタであり、前記第１の電源は
高電位電源であり、前記第２の電源は低電位電源である
ことを特徴とする請求項１７に記載の半導体集積回路装
置。 - 【請求項２１】前記第１の第１導電型ＭＯＳトランジス
タの基板電位は第１導電型とは逆導電型であるＮ型ウェ
ル電位であることを特徴とする請求項２０に記載の半導
体集積回路装置。 - 【請求項２２】前記所定電位は、ソースが接地電源に接
続され、ドレインとゲートが第２の電流源に接続された
第５の第１導電型ＭＯＳトランジスタのゲート出力とし
て与えられることを特徴とする請求項１８に記載の半導
体集積回路回路装置。 - 【請求項２３】前記所定電位は、ソースが電源に接続さ
れ、ドレインとゲートが第２の電流源に接続された第５
の第１導電型ＭＯＳトランジスタのゲート出力として与
えられることを特徴とする請求項２０に記載の半導体集
積回路回路装置。 - 【請求項２４】前記第３の第１導電型ＭＯＳトランジス
タの基板端子を前記第３の第１導電型ＭＯＳのトランジ
スタのソース端子に接続したことを特徴とする請求項１
７に記載の半導体集積回路装置。 - 【請求項２５】前記第２および第３の第１導電型ＭＯＳ
トランジスタの基板端子に前記接地電源の電位あるいは
それよりも低い電位を与えたことを特徴とする請求項１
８に記載の半導体集積回路装置。 - 【請求項２６】前記第２および第３の第１導電型ＭＯＳ
トランジスタの基板端子に前記電源の電位あるいはそれ
よりも高い電位を与えたことを特徴とする請求項２０に
記載の半導体集積回路装置。 - 【請求項２７】前記第１の電流源および前記第２の電流
源は、ゲートが接地電源に接続され、ソースが電源に接
続され、ドレインが前記第３または第５のＮチャネルＭ
ＯＳトランジスタのドレインと接続された第１のＰチャ
ネルＭＯＳトランジスタであることを特徴とする請求項
２２に記載の半導体集積回路装置。 - 【請求項２８】前記第１の電流源および前記第２の電流
源は、ゲートが電源に接続され、ソースが接地電源に接
続され、ドレインが前記第３または第５のＰチャネルＭ
ＯＳトランジスタのドレインと接続された第１のＮチャ
ネルＭＯＳトランジスタであることを特徴とする請求項
２３に記載の半導体集積回路装置。 - 【請求項２９】前記第１および第２の電流源は抵抗であ
ることを特徴とする請求項２２に記載の半導体集積回路
装置。 - 【請求項３０】前記第１および第２の電流源は抵抗であ
ることを特徴とする請求項２３に記載の半導体集積回路
装置。 - 【請求項３１】前記負荷は、ゲートが接地電源に接続さ
れ、ソースが電源に接続され、ドレインが第１あるいは
第４のＮチャネルＭＯＳトランジスタのドレインに接続
された第２のＰチャネルＭＯＳトランジスタであること
を特徴とする請求項１８に記載の半導体集積回路装置。 - 【請求項３２】前記負荷は、ゲートが電源に接続され、
ソースが接地電源に接続され、ドレインが第１あるいは
第４のＰチャネルＭＯＳトランジスタのドレインに接続
された第２のＮチャネルＭＯＳトランジスタであること
を特徴とする請求項２０に記載の半導体集積回路装置。 - 【請求項３３】前記第４の第１導電型ＭＯＳトランジス
タのゲートに与えられる所定電位が少なくとも２段の直
列接続されたトランジスタによる前記第１および第２の
電源電圧のクランプ電位として与えられることを特徴と
する請求項１７に記載の半導体集積回路装置。 - 【請求項３４】ソースが第１の電源に接続され、ドレイ
ン端子が負荷を介して第２の電源に接続された第１の第
１導電型ＭＯＳトランジスタと、 ドレインが前記第１の第１導電型ＭＯＳトランジスタの
ゲートに接続され、ソースが前記第１の電源に接続さ
れ、ゲートが電流源に接続された第２の第１導電型ＭＯ
Ｓトランジスタと、 ソースが前記第１の第１導電型ＭＯＳトランジスタのゲ
ートに接続され、ドレインが前記電流源に接続され、ゲ
ートがドレインに接続された第３の第１導電型ＭＯＳト
ランジスタとを備え、 前記負荷は、ゲートが外部端子に接続された第２導電型
ＭＯＳトランジスタであり、前記第２の第１導電型ＭＯ
Ｓトランジスタのゲートの電位と前記第１の電源の電位
の差の絶対値が前記第２および第３の第１導電型ＭＯＳ
トランジスタの閾値電圧と等しいかまたは小さくなるよ
うにして前記第２および第３の第１導電型ＭＯＳトラン
ジスタをサブスレッシュホールド領域で駆動するととも
に、前記外部端子により設定されたゲート電位により電
流検出倍率を可変としたことを特徴とする半導体集積回
路装置。 - 【請求項３５】前記負荷は、ソースが電源に接続され、
ドレインが第１のＮチャネルＭＯＳトランジスタのドレ
インに接続されたＰチャネルＭＯＳトランジスタである
ことを特徴とする請求項２８に記載の半導体集積回路装
置。 - 【請求項３６】前記負荷は、ソースが接地電源に接続さ
れ、ドレインが第１のＰチャネルＭＯＳトランジスタの
ドレインに接続されたＮチャネルＭＯＳトランジスタで
あることを特徴とする請求項３５に記載の半導体集積回
路装置。
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|---|---|---|---|
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|---|---|---|---|
| JP7-225576 | 1995-09-01 | ||
| JP22557695 | 1995-09-01 | ||
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006041059A1 (ja) * | 2004-10-12 | 2006-04-20 | Advantest Corporation | 試験装置、試験方法、および電子デバイス |
| JP2007135185A (ja) * | 2005-10-13 | 2007-05-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及び電子装置 |
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-
1996
- 1996-09-02 JP JP23234996A patent/JP3251861B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP2007135185A (ja) * | 2005-10-13 | 2007-05-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及び電子装置 |
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| Publication number | Publication date |
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