JPS5861641A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5861641A JPS5861641A JP16019881A JP16019881A JPS5861641A JP S5861641 A JPS5861641 A JP S5861641A JP 16019881 A JP16019881 A JP 16019881A JP 16019881 A JP16019881 A JP 16019881A JP S5861641 A JPS5861641 A JP S5861641A
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- Japan
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- film
- polycrystalline
- films
- sio2
- semiconductor device
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、詳しくは、絶縁
物を介して多結晶もしくは非晶質シリコンが充填された
溝によって、複数の半導体素子が互いに分離された半導
体装置の製造方法に関する。
物を介して多結晶もしくは非晶質シリコンが充填された
溝によって、複数の半導体素子が互いに分離された半導
体装置の製造方法に関する。
半導・体基板に溝を形成して溝内に誘電体材料を充填す
ることによって、各半導体素子間の絶縁分離（アイソレ
ーション）を行なう方法は、一般に。
ることによって、各半導体素子間の絶縁分離（アイソレ
ーション）を行なう方法は、一般に。
絶縁物分離（絶縁物アイソレーション）とよばれている
。
。
この方法は、従来最も広く用いられた。ｐｎ接合を利用
し九アイソレーション（ｐｎ接合アイソレーション）に
くらべて、所要面積や寄生容量が極めて小さい、と偽り
利点を有しているため、高すコンによって溝を充填する
には、少なくとも溝の深さと同じ膜厚を持った多結晶シ
リコン膜あるいは非晶質シリコン膜全全面に形成しなけ
ればならない。
し九アイソレーション（ｐｎ接合アイソレーション）に
くらべて、所要面積や寄生容量が極めて小さい、と偽り
利点を有しているため、高すコンによって溝を充填する
には、少なくとも溝の深さと同じ膜厚を持った多結晶シ
リコン膜あるいは非晶質シリコン膜全全面に形成しなけ
ればならない。
このような厚い膜の形成には、長い時間を必要とするの
みでなく、被着の過程において、多結晶シリコンの粒子
が成長して粒径が大きく。なシ１表面の凹凸が大きくな
ってしまう、という欠点がある。
みでなく、被着の過程において、多結晶シリコンの粒子
が成長して粒径が大きく。なシ１表面の凹凸が大きくな
ってしまう、という欠点がある。
本発明の目的は、上記従来の問題を解決し１粒子の成長
を抑制して１表面が平坦な絶縁物アイソレーションを高
い生産性で形成し得るような半導体装置の製造方法を提
供することである。
を抑制して１表面が平坦な絶縁物アイソレーションを高
い生産性で形成し得るような半導体装置の製造方法を提
供することである。
成長と表面の凹凸発生を防止するものである。
以下、実施例を用いて本発明の詳細な説明する。
まず、第１図に示すように、Ｐ形シリコン基板１０表面
に、周知の手段を用いてＮ形のコレクタ埋込層を形成し
た後、その上に８１エピタキシヤル膜３１に周知の気相
エピタキシャル成長法によって形成した。
に、周知の手段を用いてＮ形のコレクタ埋込層を形成し
た後、その上に８１エピタキシヤル膜３１に周知の気相
エピタキシャル成長法によって形成した。
上記ＳＮエピタキシャル膜の表面を酸化して、８１０１
［４を形成した後、周知のＣＶＤ（化学蒸着）法によ
ってｓｓ’ｌＮ４膜５ｆ：積層して被着した。
［４を形成した後、周知のＣＶＤ（化学蒸着）法によ
ってｓｓ’ｌＮ４膜５ｆ：積層して被着した。
第２図に示すように、溝を形成すべき部分の上記Ｓｉ、
Ｎ、膜５をホトエツチングによって除去した後、露出さ
れた部分のＳ ｉ Ｏｘ Ｍ４を除去し。
Ｎ、膜５をホトエツチングによって除去した後、露出さ
れた部分のＳ ｉ Ｏｘ Ｍ４を除去し。
さらに反応性スパッタエツチング法を用いて、はぼ垂直
にエツチングを基板ｌに達するまで行ない。
にエツチングを基板ｌに達するまで行ない。
深い溝（深さ約３μｍ）５を形成した。
チャネル発生防止のため、Ｂイオンをイオン打込み法に
よって溝６の底部に導入した後、アニールを行ない、イ
オン打込みによって生じ九歪みを除去した。
よって溝６の底部に導入した後、アニールを行ない、イ
オン打込みによって生じ九歪みを除去した。
第３図に示すように、溝６の表面を酸化して、厚さほぼ
ｓｏｏｎｍのＳ歪０．膜７ｆｔ形成し九。
ｓｏｏｎｍのＳ歪０．膜７ｆｔ形成し九。
上記８ｉ、Ｎ、膜５をエッチして除去した後、厚さ約１
５０ｎｍの８１１１Ｎ４膜８を全面に被着した。
５０ｎｍの８１１１Ｎ４膜８を全面に被着した。
周知の減圧ＣＶＤ法を用いて、厚さ約４００ｎｍの多結
晶シリコン膜９を全面に形成し１表面才ゆえヶどおイ、
性雰晶と接触ヶうえよ、イツエ圧して、多結晶シリコン
膜を形成した。
晶シリコン膜９を全面に形成し１表面才ゆえヶどおイ、
性雰晶と接触ヶうえよ、イツエ圧して、多結晶シリコン
膜を形成した。
多結晶シリコン膜９を、空気など酸化性雰囲気と接触さ
せると、表面に極めて薄い酸化膜が形成されるので、上
記工程を６回くり返すと、第３図に示したように、６枚
の多結晶シリコン膜９が、極めて薄い酸化ｇを介して、
積層して形成される。
せると、表面に極めて薄い酸化膜が形成されるので、上
記工程を６回くり返すと、第３図に示したように、６枚
の多結晶シリコン膜９が、極めて薄い酸化ｇを介して、
積層して形成される。
なお、上記多結晶シリコン膜９は、常圧ＣＶＤ法によっ
て形成することも、勿論可能であるが、得られる膜の均
一性とステップカバレッジがすぐれているため、減圧Ｃ
ＶＤの方が好ましい。
て形成することも、勿論可能であるが、得られる膜の均
一性とステップカバレッジがすぐれているため、減圧Ｃ
ＶＤの方が好ましい。
酸化性雰囲気中で、約１０００ｔ？の熱処理を行ない、
多結晶シリコン膜９の表面全酸化して、８１０゜膜ｌＯ
を形成し喪後、さらＫ、Ｓ’ｌＮ４ 膜１１を周知のＣ
ＶＤ法によって形成し友。
多結晶シリコン膜９の表面全酸化して、８１０゜膜ｌＯ
を形成し喪後、さらＫ、Ｓ’ｌＮ４ 膜１１を周知のＣ
ＶＤ法によって形成し友。
ホトレジスト膜を全面に被着し１周知のホトリソグラフ
ィー技術によって不要部分を除去して。
ィー技術によって不要部分を除去して。
溝の部分金種うレジストパターン１２を形成した（＃Ｉ
３図）。
３図）。
上記レジストパターン１２をマスクに用いて、８１、Ｎ
、膜１１の露出部分をエッチして除い友後、レジストパ
ターン１２を除去した。
、膜１１の露出部分をエッチして除い友後、レジストパ
ターン１２を除去した。
ｓｉ、Ｎ、膜１１の残った部分をマスクに用いて、８
ｌ Ｏ，膜ｌＯの露出部分を除去し、さらに、ヒドラジ
ンをエッチ液に用いて、多結晶シリコン膜９をエッチし
て、エピタキシャルシリコン層３上に被着されているＳ
ｉ 、 Ｎ、膜８の表面を露出させた。
ｌ Ｏ，膜ｌＯの露出部分を除去し、さらに、ヒドラジ
ンをエッチ液に用いて、多結晶シリコン膜９をエッチし
て、エピタキシャルシリコン層３上に被着されているＳ
ｉ 、 Ｎ、膜８の表面を露出させた。
上記多結晶シリコン膜９は、上記のように多数積層され
ているため、全体としての膜厚は極めて厚いため、１回
のエツチングによってすべての多結晶シリコン膜９を除
去すると、溝の上面に突起が発生し、平坦にならない。
ているため、全体としての膜厚は極めて厚いため、１回
のエツチングによってすべての多結晶シリコン膜９を除
去すると、溝の上面に突起が発生し、平坦にならない。
そのため１本実施例では、多結晶シリコン膜９のエッチ
を若干性なってはＳ１０．膜１０ｔ−サイドエッチする
、という工程を数回くシ返すことによって積層され喪多
結晶シリコンＭ９’に除去し、エピタキシャルシリコン
層３上の８ｉ１Ｎａ膜８０表面を露出させた。
を若干性なってはＳ１０．膜１０ｔ−サイドエッチする
、という工程を数回くシ返すことによって積層され喪多
結晶シリコンＭ９’に除去し、エピタキシャルシリコン
層３上の８ｉ１Ｎａ膜８０表面を露出させた。
このようにすると、第４図に示すように、突起の発生は
はとんどなしに、溝内を多結晶シリコンで充填すること
ができ、上面はほぼ平坦となる。
はとんどなしに、溝内を多結晶シリコンで充填すること
ができ、上面はほぼ平坦となる。
マスクとして用いた８ｉａＮａ膜１１とＳ Ｉ Ｏ。
膜１（ｌ除去した後、多結晶シリコン膜９の露出された
部分を熱酸化して、第５図に示すように。
部分を熱酸化して、第５図に示すように。
膜厚約５００ ｎｍのｓｉｏ、膜１３を形成し、残った
Ｓｌ、Ｎ４膜８を除去した。
Ｓｌ、Ｎ４膜８を除去した。
本発明において、多結晶シリコン膜を積層して被着する
過程において、各多結晶シリコン膜上には、極めて薄い
酸化膜が形成されるが、この薄い酸化膜は、８５０ｒ以
上の熱処理によって消失するので、エツチング工程にお
いて障害となることはない。
過程において、各多結晶シリコン膜上には、極めて薄い
酸化膜が形成されるが、この薄い酸化膜は、８５０ｒ以
上の熱処理によって消失するので、エツチング工程にお
いて障害となることはない。
従来の方法は、上記のように、１回の工程によって溝内
を多結晶シリコンで充填したため、充填の過程における
多結晶シリコンの粒子成長による粗大化は避けられず、
表面を平坦化するのは困難であった。
を多結晶シリコンで充填したため、充填の過程における
多結晶シリコンの粒子成長による粗大化は避けられず、
表面を平坦化するのは困難であった。
しかし、本発明においては、多数の多結晶シリコン膜を
積層することによって溝を充填し、しかも、各多結晶シ
リコン膜を形成する九びに、酸化性雰囲気と接触させて
１表面を不活性にしている。
積層することによって溝を充填し、しかも、各多結晶シ
リコン膜を形成する九びに、酸化性雰囲気と接触させて
１表面を不活性にしている。
そのため、溝の充填過程における多結晶シリコン粒子の
成長は、効果的に抑制され、表面の凹凸が大きくなるこ
とはない。
成長は、効果的に抑制され、表面の凹凸が大きくなるこ
とはない。
上記実施例は、説明の便宜上、溝の幅が上部と下部でほ
とんど等しい、断面形状がＵ字形のＳｔ用いた場合を示
したが、本発明がこのような形状の溝に限定されるもの
でないことはいうまでもない。
とんど等しい、断面形状がＵ字形のＳｔ用いた場合を示
したが、本発明がこのような形状の溝に限定されるもの
でないことはいうまでもない。
たとえば、側面が傾斜し、断面形状がＶ字形の溝や、側
面の傾斜が上部では小さく、下部では大きい、断面形状
がＶ字形の溝など、種々な断面形状を持った溝であって
も、同様に、良好な結果を得ることができる。
面の傾斜が上部では小さく、下部では大きい、断面形状
がＶ字形の溝など、種々な断面形状を持った溝であって
も、同様に、良好な結果を得ることができる。
また、溝の表面と多結晶（もしくは非晶質）シリコンの
間に介在する絶縁膜として、上記実施例ではＳｔＯ，と
８ｉ、Ｎ、の二層膜を用いたが、たとえばＡＬ＊Ｏ，な
ど、他の各種誘電体の膜を用いることができ、多くの誘
電体の単層膜や多層膜を使用できる。
間に介在する絶縁膜として、上記実施例ではＳｔＯ，と
８ｉ、Ｎ、の二層膜を用いたが、たとえばＡＬ＊Ｏ，な
ど、他の各種誘電体の膜を用いることができ、多くの誘
電体の単層膜や多層膜を使用できる。
これらの絶縁膜は、必ずしも溝の全表面を覆わなくして
もよく、側面上に被着されていれば、底面は被着しなく
てもよい。
もよく、側面上に被着されていれば、底面は被着しなく
てもよい。
第１図乃至第５図は本発明の実施例を示す工程図である
。 １・・・基板、２・・・コレクタ埋込層、３・・・エピ
タキシャルシリコン層、４，７．１０．１３・・・Ｓｔ
Ｏ。 膜、５．８．１１・Ｓｊ、Ｎ、層ｓ６−＠、 ９−・・
多結晶シリコン膜、１２・・・レジストパターン。 代理人 弁理士 薄田利幸 第 １ 目 χ ２ 口 ′ＶＪ３ 図 ２
。 １・・・基板、２・・・コレクタ埋込層、３・・・エピ
タキシャルシリコン層、４，７．１０．１３・・・Ｓｔ
Ｏ。 膜、５．８．１１・Ｓｊ、Ｎ、層ｓ６−＠、 ９−・・
多結晶シリコン膜、１２・・・レジストパターン。 代理人 弁理士 薄田利幸 第 １ 目 χ ２ 口 ′ＶＪ３ 図 ２
Claims (1)
- 【特許請求の範囲】 １、下記工程を含む半導体装置の製造方法α）所望の断
面形状を有する溝を半導体基板に形成する工程 （２）絶縁膜を全面に形成する工程 （３）多結晶もしくは非晶質シリコン膜を全面に被着し
死後、酸化性雰囲気と接触させる工程（４）上記工程（
３）をくシ返し、上記溝を多結晶もしくは非晶質シリコ
ン膜で充填する工程缶）上記多結晶もしくは非晶質シリ
コン膜上に絶縁膜を形成する工程 ２、上記溝の断面形状はＵ字形、７字形もしくはＹ字形
から選ばれる特許請求の範囲第１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16019881A JPS5861641A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16019881A JPS5861641A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5861641A true JPS5861641A (ja) | 1983-04-12 |
Family
ID=15709921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16019881A Pending JPS5861641A (ja) | 1981-10-09 | 1981-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5861641A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038830A (ja) * | 1983-08-12 | 1985-02-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6325947A (ja) * | 1986-07-18 | 1988-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6441219A (en) * | 1987-08-07 | 1989-02-13 | Nec Corp | Manufacture of semiconductor device |
| JPH0435450U (ja) * | 1990-07-18 | 1992-03-25 | ||
| US6008107A (en) * | 1990-06-14 | 1999-12-28 | National Semiconductor Corporation | Method of planarizing integrated circuits with fully recessed isolation dielectric |
| US6118140A (en) * | 1992-12-25 | 2000-09-12 | Hitachi, Ltd. | Semiconductor apparatus having conductive thin films |
-
1981
- 1981-10-09 JP JP16019881A patent/JPS5861641A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038830A (ja) * | 1983-08-12 | 1985-02-28 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0451977B2 (ja) * | 1983-08-12 | 1992-08-20 | Oki Electric Ind Co Ltd | |
| JPS6325947A (ja) * | 1986-07-18 | 1988-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6441219A (en) * | 1987-08-07 | 1989-02-13 | Nec Corp | Manufacture of semiconductor device |
| US6008107A (en) * | 1990-06-14 | 1999-12-28 | National Semiconductor Corporation | Method of planarizing integrated circuits with fully recessed isolation dielectric |
| JPH0435450U (ja) * | 1990-07-18 | 1992-03-25 | ||
| US6118140A (en) * | 1992-12-25 | 2000-09-12 | Hitachi, Ltd. | Semiconductor apparatus having conductive thin films |
| US6346731B1 (en) | 1992-12-25 | 2002-02-12 | Hitachi, Ltd. | Semiconductor apparatus having conductive thin films |
| US6468845B1 (en) | 1992-12-25 | 2002-10-22 | Hitachi, Ltd. | Semiconductor apparatus having conductive thin films and manufacturing apparatus therefor |
| US7091520B2 (en) | 1992-12-25 | 2006-08-15 | Renesas Technology Corp. | Method of manufacturing semiconductor device having conductive thin films |
| US7442593B2 (en) | 1992-12-25 | 2008-10-28 | Renesas Technology Corp. | Method of manufacturing semiconductor device having conductive thin films |
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