JPH05283518A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05283518A JPH05283518A JP8352392A JP8352392A JPH05283518A JP H05283518 A JPH05283518 A JP H05283518A JP 8352392 A JP8352392 A JP 8352392A JP 8352392 A JP8352392 A JP 8352392A JP H05283518 A JPH05283518 A JP H05283518A
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- silicon oxide
- silicon
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Abstract
(57)【要約】 （修正有）
【目的】 シリコン基板に素子分離領域となる多種の幅
の溝にシリコン酸化膜を完全に埋め込み、素子特性が劣
化しない高信頼性の半導体装置の製造方法を提供するも
のである。 【構成】 シリコン基板１０１上に、パタ−ン化した耐
酸化性被膜１０２を形成し、この被膜１０１をマスクと
し前記シリコン基板１０１を選択的に除去し、前記シリ
コン基板１０１を酸化し第一のシリコン酸化膜１０３を
形成する。前記被膜１０２を除去した後、前記シリコン
基板１０１上に第二のシリコン酸化膜１０３を形成し、
エッチバックして前記シリコン基板１０１のシリコン表
面の一部を露出させる。
の溝にシリコン酸化膜を完全に埋め込み、素子特性が劣
化しない高信頼性の半導体装置の製造方法を提供するも
のである。 【構成】 シリコン基板１０１上に、パタ−ン化した耐
酸化性被膜１０２を形成し、この被膜１０１をマスクと
し前記シリコン基板１０１を選択的に除去し、前記シリ
コン基板１０１を酸化し第一のシリコン酸化膜１０３を
形成する。前記被膜１０２を除去した後、前記シリコン
基板１０１上に第二のシリコン酸化膜１０３を形成し、
エッチバックして前記シリコン基板１０１のシリコン表
面の一部を露出させる。
Description
【０００１】
【産業上の利用分野】半導体装置の製造方法に係わり、
半導体基板上の各素子間を電気的に絶縁分離するため
に、素子間の領域に比較的厚い絶縁膜を埋め込む半導体
装置の製造方法に関するものである。
半導体基板上の各素子間を電気的に絶縁分離するため
に、素子間の領域に比較的厚い絶縁膜を埋め込む半導体
装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置、特にＭＯＳ型半導体装置に
おいては、寄生チャンネルによる絶縁不良をなくし、か
つ寄生容量を小さくするために素子間のいわゆるフィ−
ルド領域に厚い酸化膜を形成することが行われている。
従来、このような酸化膜を用いた素子分離方法として
は、選択酸化法が良く知られている。これは、素子形成
領域を耐酸化性マスク、代表的にはシリコン窒化膜で覆
い、高温酸化を行ってフィ−ルド領域に選択的に厚い酸
化膜を形成するものである。しかしこのような選択酸化
法においては、上記酸化中、シリコン窒化膜の端部から
フィ−ルド酸化膜が鳥の嘴（以下、バ−ズビ−クとい
う）状に食い込むため素子形成領域の寸法誤差の原因と
なり、実質的な素子寸法を減少させるため、集積回路の
高集積性の妨げとなっていた。
おいては、寄生チャンネルによる絶縁不良をなくし、か
つ寄生容量を小さくするために素子間のいわゆるフィ−
ルド領域に厚い酸化膜を形成することが行われている。
従来、このような酸化膜を用いた素子分離方法として
は、選択酸化法が良く知られている。これは、素子形成
領域を耐酸化性マスク、代表的にはシリコン窒化膜で覆
い、高温酸化を行ってフィ−ルド領域に選択的に厚い酸
化膜を形成するものである。しかしこのような選択酸化
法においては、上記酸化中、シリコン窒化膜の端部から
フィ−ルド酸化膜が鳥の嘴（以下、バ−ズビ−クとい
う）状に食い込むため素子形成領域の寸法誤差の原因と
なり、実質的な素子寸法を減少させるため、集積回路の
高集積性の妨げとなっていた。
【０００３】これに対して、半導体基板に溝を堀り、こ
の溝を絶縁物で充填して分離領域を形成する溝充填分離
（トレンチ分離）がある。この溝充填分離は選択酸化法
と比較して高温処理を必要とせず、またバ−ズビ−クの
発生も存在しないなど、半導体素子製造上の様々な利点
を有している。この一例を図６〜図１０を参照にし説明
する。
の溝を絶縁物で充填して分離領域を形成する溝充填分離
（トレンチ分離）がある。この溝充填分離は選択酸化法
と比較して高温処理を必要とせず、またバ−ズビ−クの
発生も存在しないなど、半導体素子製造上の様々な利点
を有している。この一例を図６〜図１０を参照にし説明
する。
【０００４】まず図６に示すように、シリコン基板２０
１上に、周知のリソグラフィ−技術を用いてマスク材２
０２を所定のパタ−ンに形成する。上記マスク材２０２
は、素子分離領域の形成予定位置に溝を形成するための
もので、素子分離領域幅に対応した幅の窓部２０２ａ、
２０２ｂを有している。一方、半導体集積回路は能動素
子及び受動素子が一つの半導体基板上に集積されている
ので素子間の分離が的確になされていなければならな
い。窓部は、一般に素子分離領域の形成予定位置に溝部
２０３ａ、２０３ｂを形成するために作られる。形成素
子の少ない部分の素子間は余裕があるので幅の広い溝が
形成され、形成素子の多い部分、例えばメモリ−セル等
は素子間の余裕がないので幅の狭い溝が形成される。以
上の理由から、多種の幅の溝部が形成される。次に図７
に示すように、上記マスク材２０２を用いて所望の深さ
までシリコン基板２０１をエッチングしてシリコン基板
２０１に複数の溝、例えば幅の狭い溝２０３ａ及び幅の
広い溝２０３ｂを形成する。そして、上記マスク材２０
２を除去する。次に図８に示すように、例えば、ＣＶＤ
法によりシリコン酸化膜２０４を堆積させる。上記シリ
コン酸化膜２０４表面は、溝２０３ａ、２０３ｂのため
凹部が形成されている。幅の狭い溝２０３ａでは凹部が
小さく、幅の広い溝２０３ｂでは凹部が大きい。次に図
９に示すように、上記凹部を埋め込み、かつ表面を平坦
にするために、上記シリコン酸化膜とエッチング速度が
等しくなるような膜例えばレジスト２０６を形成する。
幅の狭い溝２０３ａでは凹部はほぼ消滅し平坦になる
が、幅の広い溝２０３ｂでは凹部が大きいためほとんど
平坦にならず、どうしても凹部が残存する。次に図１０
に示すように、均一に表面を平坦化する作用を有するレ
ジスト２０６及びシリコン酸化膜２０４をエッチバック
し素子形成領域のシリコン基板２０１を露出させ、素子
分離領域を形成する。その後、素子形成領域に通常の方
法により所望の素子を形成する。この方法は、選択酸化
法に比べて実質上、バ−ズビ−クをゼロにできる優れた
素子分離方法である。
１上に、周知のリソグラフィ−技術を用いてマスク材２
０２を所定のパタ−ンに形成する。上記マスク材２０２
は、素子分離領域の形成予定位置に溝を形成するための
もので、素子分離領域幅に対応した幅の窓部２０２ａ、
２０２ｂを有している。一方、半導体集積回路は能動素
子及び受動素子が一つの半導体基板上に集積されている
ので素子間の分離が的確になされていなければならな
い。窓部は、一般に素子分離領域の形成予定位置に溝部
２０３ａ、２０３ｂを形成するために作られる。形成素
子の少ない部分の素子間は余裕があるので幅の広い溝が
形成され、形成素子の多い部分、例えばメモリ−セル等
は素子間の余裕がないので幅の狭い溝が形成される。以
上の理由から、多種の幅の溝部が形成される。次に図７
に示すように、上記マスク材２０２を用いて所望の深さ
までシリコン基板２０１をエッチングしてシリコン基板
２０１に複数の溝、例えば幅の狭い溝２０３ａ及び幅の
広い溝２０３ｂを形成する。そして、上記マスク材２０
２を除去する。次に図８に示すように、例えば、ＣＶＤ
法によりシリコン酸化膜２０４を堆積させる。上記シリ
コン酸化膜２０４表面は、溝２０３ａ、２０３ｂのため
凹部が形成されている。幅の狭い溝２０３ａでは凹部が
小さく、幅の広い溝２０３ｂでは凹部が大きい。次に図
９に示すように、上記凹部を埋め込み、かつ表面を平坦
にするために、上記シリコン酸化膜とエッチング速度が
等しくなるような膜例えばレジスト２０６を形成する。
幅の狭い溝２０３ａでは凹部はほぼ消滅し平坦になる
が、幅の広い溝２０３ｂでは凹部が大きいためほとんど
平坦にならず、どうしても凹部が残存する。次に図１０
に示すように、均一に表面を平坦化する作用を有するレ
ジスト２０６及びシリコン酸化膜２０４をエッチバック
し素子形成領域のシリコン基板２０１を露出させ、素子
分離領域を形成する。その後、素子形成領域に通常の方
法により所望の素子を形成する。この方法は、選択酸化
法に比べて実質上、バ−ズビ−クをゼロにできる優れた
素子分離方法である。
【０００５】
【発明が解決しようとする課題】上記したように従来の
溝充填分離においては、選択酸化法にて生ずるバ−ズビ
−クの心配はないが、図９に示すように、平坦化作用の
あるレジスト２０６の特徴上、幅の狭い溝２０３ａでは
凹部はほぼ消滅し平坦になるが、幅の広い溝２０３ｂで
は凹部が大きいためほとんど平坦にならず、どうしても
凹部が残存する。そのため、図１０に示すように、素子
分離領域となる幅の狭い溝２０３ａはシリコン酸化膜２
０４で埋まるが幅の広い溝２０３ｂはシリコン酸化膜２
０４で埋まらないまま、素子分離がなされる。一方、半
導体集積回路は、能動素子及び受動素子が一つの半導体
基板上に集積されているので素子間の分離が的確になさ
れていなければならない。溝が完全に埋まらなければ素
子間の分離が的確になされない。
溝充填分離においては、選択酸化法にて生ずるバ−ズビ
−クの心配はないが、図９に示すように、平坦化作用の
あるレジスト２０６の特徴上、幅の狭い溝２０３ａでは
凹部はほぼ消滅し平坦になるが、幅の広い溝２０３ｂで
は凹部が大きいためほとんど平坦にならず、どうしても
凹部が残存する。そのため、図１０に示すように、素子
分離領域となる幅の狭い溝２０３ａはシリコン酸化膜２
０４で埋まるが幅の広い溝２０３ｂはシリコン酸化膜２
０４で埋まらないまま、素子分離がなされる。一方、半
導体集積回路は、能動素子及び受動素子が一つの半導体
基板上に集積されているので素子間の分離が的確になさ
れていなければならない。溝が完全に埋まらなければ素
子間の分離が的確になされない。
【０００６】そこで、図９に示すように、平坦化作用の
あるレジスト２０６を塗布した後、図１１に示すよう
に、更に幅の広い溝２０３ｂ部分上に残存するようにレ
ジスト２０６をパタ−ニングする。その後、レジスト２
０６及びシリコン酸化膜２０４をエッチバックする。こ
のようにしてエッチバックすれば、ほぼ完全に溝２０３
ａ、２０３ｂを埋めることができるが、レジスト２０６
をパタ−ニングするという工程が増えるという問題があ
る。
あるレジスト２０６を塗布した後、図１１に示すよう
に、更に幅の広い溝２０３ｂ部分上に残存するようにレ
ジスト２０６をパタ−ニングする。その後、レジスト２
０６及びシリコン酸化膜２０４をエッチバックする。こ
のようにしてエッチバックすれば、ほぼ完全に溝２０３
ａ、２０３ｂを埋めることができるが、レジスト２０６
をパタ−ニングするという工程が増えるという問題があ
る。
【０００７】そこで、この発明は、上記欠点を除去し、
素子分離領域となる多種の幅の溝部にシリコン酸化膜を
完全に埋め込み、素子特性が劣化しない高信頼性の半導
体装置の製造方法を提供するものである。
素子分離領域となる多種の幅の溝部にシリコン酸化膜を
完全に埋め込み、素子特性が劣化しない高信頼性の半導
体装置の製造方法を提供するものである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、この発明では、シリコン基板主面上に、所定のパタ
−ンを有する耐酸化性被膜を形成する工程と、前記耐酸
化性被膜をマスクとし前記シリコン基板を選択的に除去
し所定の溝を形成する工程と、前記耐酸化性被膜をマス
クとし前記溝のシリコン基板表面を酸化し第一のシリコ
ン酸化膜を形成する工程と、前記耐酸化性被膜を除去し
た後、前記シリコン基板上に第二のシリコン酸化膜を形
成する工程と、前記シリコン酸化膜をエッチバックして
前記溝間のシリコン基板表面を露出させる工程とを具備
することを特徴としている。
に、この発明では、シリコン基板主面上に、所定のパタ
−ンを有する耐酸化性被膜を形成する工程と、前記耐酸
化性被膜をマスクとし前記シリコン基板を選択的に除去
し所定の溝を形成する工程と、前記耐酸化性被膜をマス
クとし前記溝のシリコン基板表面を酸化し第一のシリコ
ン酸化膜を形成する工程と、前記耐酸化性被膜を除去し
た後、前記シリコン基板上に第二のシリコン酸化膜を形
成する工程と、前記シリコン酸化膜をエッチバックして
前記溝間のシリコン基板表面を露出させる工程とを具備
することを特徴としている。
【０００９】
【作用】上記のような発明において、耐酸化性被膜をマ
スクとしシリコン基板を酸化し第一のシリコン酸化膜を
形成する際、図３に示すように、幅の狭い溝１０３ａに
は、第一のシリコン酸化膜１０３は薄く成長し凹部が残
存する。また、幅の広い溝１０３ｂには、第一のシリコ
ン酸化膜１０３は厚く成長し凹部をほぼ埋める。その後
更に、シリコン基板全面に第二のシリコン酸化膜１０４
を堆積させ、幅の狭い溝１０３ａ内の上記凹部を埋め込
み、表面を平坦しシリコン基板をエッチバックするので
シリコン基板の素子分離領域となる多種の幅のフィ−ル
ド領域にシリコン酸化膜を完全に埋め込むことができ
る。
スクとしシリコン基板を酸化し第一のシリコン酸化膜を
形成する際、図３に示すように、幅の狭い溝１０３ａに
は、第一のシリコン酸化膜１０３は薄く成長し凹部が残
存する。また、幅の広い溝１０３ｂには、第一のシリコ
ン酸化膜１０３は厚く成長し凹部をほぼ埋める。その後
更に、シリコン基板全面に第二のシリコン酸化膜１０４
を堆積させ、幅の狭い溝１０３ａ内の上記凹部を埋め込
み、表面を平坦しシリコン基板をエッチバックするので
シリコン基板の素子分離領域となる多種の幅のフィ−ル
ド領域にシリコン酸化膜を完全に埋め込むことができ
る。
【００１０】
【実施例】本発明の実施例を図１〜図５を参照にし、詳
細に説明する。
細に説明する。
【００１１】まず図１に示すように、シリコン基板１０
１上に薄い例えば約１０００〜２０００オングストロ−
ム程度の厚さのシリコン窒化膜１０２を形成する。更
に、周知のリソグラフィ−技術を用いて耐酸化性被膜、
例えばシリコン窒化膜１０２を所定のパタ−ンに形成す
る。上記シリコン窒化膜１０２は、素子分離領域の形成
予定位置に溝を形成するためのもので、素子分離領域幅
に対応した幅の窓部１０２ａ、１０２ｂを有している。
次に図２に示すように、上記シリコン窒化膜１０２を用
いて所望の深さまでシリコン基板１０１をエッチング、
例えばスパッタエッチングして複数の溝、例えば幅の狭
い溝１０３ａ及び幅の広い溝１０３ｂを形成する。具体
的には、一面のシリコン窒化膜１０２を形成した後、溝
１０３ａ、１０３ｂをきるためにレジストをマスクとし
てシリコン窒化膜１０２及びシリコン基板１０１を反応
性スパッタエッチングする。例えば、ＣＦ4 ガスを用
い、ガス圧５×１０-5ｔｏｒｒ、ＲＦ入力０．５Ｗ／ｃ
ｍ2 の条件でエッチングを行う。反応性粒子が試料界面
に垂直に衝突し、スパッタリングと化学反応とによりエ
ッチングが進行するため、サイドエッチングがなくエッ
チング壁面の傾斜角はほとんどなく溝はほぼ垂直とな
る。次に図３に示すように、例えば、１ａｔｍ、１００
０℃で５時間、酸素及び水蒸気雰囲気中で、シリコン基
板を酸化させる。一方、図１２は、縦軸は、第一の酸化
膜（フィ−ルド酸化膜）の膜厚を示し、横軸は、パタ−
ン化されたシリコン窒化膜間の幅を示した図である。こ
れによると、シリコン窒化膜間の幅が大きいほど、即ち
幅の広い溝ほど第一の酸化膜の膜厚は大きく、シリコン
窒化膜間の幅が小さいほど、即ち幅の狭い溝ほど第一の
酸化膜の膜厚は小さい。これより、幅の広い溝では幅の
狭い溝に比べ、縦方向への酸化剤の拡散が活発であるこ
とがわかる。以上より、図３において、幅の狭い溝１０
３ａには、第一のシリコン酸化膜１０３は薄く成長し凹
部が残存する。また、幅の広い溝１０３ｂには、第一の
シリコン酸化膜１０３は厚く成長し凹部をほぼ埋める。
次に図４に示すように、シリコン基板１０１上のシリコ
ン窒化膜１０２を剥離除去し、更に、ＣＶＤ法によりシ
リコン基板１０１全面に第二のシリコン酸化膜１０４を
堆積させ、上記幅の狭い溝１０３ａの凹部を埋め込み、
表面を平坦にする。次に図５に示すように、上記第一、
第二のシリコン酸化膜１０３、１０４をエッチバックし
素子形成領域のシリコン基板１０１を露出させ、素子分
離領域を形成する。その後、素子形成領域に通常の方法
により所望の素子を形成する。
１上に薄い例えば約１０００〜２０００オングストロ−
ム程度の厚さのシリコン窒化膜１０２を形成する。更
に、周知のリソグラフィ−技術を用いて耐酸化性被膜、
例えばシリコン窒化膜１０２を所定のパタ−ンに形成す
る。上記シリコン窒化膜１０２は、素子分離領域の形成
予定位置に溝を形成するためのもので、素子分離領域幅
に対応した幅の窓部１０２ａ、１０２ｂを有している。
次に図２に示すように、上記シリコン窒化膜１０２を用
いて所望の深さまでシリコン基板１０１をエッチング、
例えばスパッタエッチングして複数の溝、例えば幅の狭
い溝１０３ａ及び幅の広い溝１０３ｂを形成する。具体
的には、一面のシリコン窒化膜１０２を形成した後、溝
１０３ａ、１０３ｂをきるためにレジストをマスクとし
てシリコン窒化膜１０２及びシリコン基板１０１を反応
性スパッタエッチングする。例えば、ＣＦ4 ガスを用
い、ガス圧５×１０-5ｔｏｒｒ、ＲＦ入力０．５Ｗ／ｃ
ｍ2 の条件でエッチングを行う。反応性粒子が試料界面
に垂直に衝突し、スパッタリングと化学反応とによりエ
ッチングが進行するため、サイドエッチングがなくエッ
チング壁面の傾斜角はほとんどなく溝はほぼ垂直とな
る。次に図３に示すように、例えば、１ａｔｍ、１００
０℃で５時間、酸素及び水蒸気雰囲気中で、シリコン基
板を酸化させる。一方、図１２は、縦軸は、第一の酸化
膜（フィ−ルド酸化膜）の膜厚を示し、横軸は、パタ−
ン化されたシリコン窒化膜間の幅を示した図である。こ
れによると、シリコン窒化膜間の幅が大きいほど、即ち
幅の広い溝ほど第一の酸化膜の膜厚は大きく、シリコン
窒化膜間の幅が小さいほど、即ち幅の狭い溝ほど第一の
酸化膜の膜厚は小さい。これより、幅の広い溝では幅の
狭い溝に比べ、縦方向への酸化剤の拡散が活発であるこ
とがわかる。以上より、図３において、幅の狭い溝１０
３ａには、第一のシリコン酸化膜１０３は薄く成長し凹
部が残存する。また、幅の広い溝１０３ｂには、第一の
シリコン酸化膜１０３は厚く成長し凹部をほぼ埋める。
次に図４に示すように、シリコン基板１０１上のシリコ
ン窒化膜１０２を剥離除去し、更に、ＣＶＤ法によりシ
リコン基板１０１全面に第二のシリコン酸化膜１０４を
堆積させ、上記幅の狭い溝１０３ａの凹部を埋め込み、
表面を平坦にする。次に図５に示すように、上記第一、
第二のシリコン酸化膜１０３、１０４をエッチバックし
素子形成領域のシリコン基板１０１を露出させ、素子分
離領域を形成する。その後、素子形成領域に通常の方法
により所望の素子を形成する。
【００１２】以上のように、この実施例においては、耐
酸化性被膜は直接シリコン窒化膜を形成したが、シリコ
ン基板とこのシリコン窒化膜の間に薄いシリコン酸化膜
を介在させても良い。また、更に厳しく平坦化が要求さ
れる場合には、シリコン酸化膜上にレジストを塗布して
エッチバックすると良い。
酸化性被膜は直接シリコン窒化膜を形成したが、シリコ
ン基板とこのシリコン窒化膜の間に薄いシリコン酸化膜
を介在させても良い。また、更に厳しく平坦化が要求さ
れる場合には、シリコン酸化膜上にレジストを塗布して
エッチバックすると良い。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、シリコン基板の素子分離領域となる多種の幅の溝に
シリコン酸化膜を完全に埋め込むことができる。そのた
め、素子特性が劣化しない高信頼性の半導体装置を製造
することができる。
ば、シリコン基板の素子分離領域となる多種の幅の溝に
シリコン酸化膜を完全に埋め込むことができる。そのた
め、素子特性が劣化しない高信頼性の半導体装置を製造
することができる。
【図１】本発明の実施例に係る半導体装置の製造工程を
示す図である。
示す図である。
【図２】本発明の実施例に係る半導体装置の製造工程を
示す図である。
示す図である。
【図３】本発明の実施例に係る半導体装置の製造工程を
示す図である。
示す図である。
【図４】本発明の実施例に係る半導体装置の製造工程を
示す図である。
示す図である。
【図５】本発明の実施例に係る半導体装置の製造工程を
示す図である。
示す図である。
【図６】従来に係る半導体装置の製造工程を示す図であ
る。
る。
【図７】従来に係る半導体装置の製造工程を示す図であ
る。
る。
【図８】従来に係る半導体装置の製造工程を示す図であ
る。
る。
【図９】従来に係る半導体装置の製造工程を示す図であ
る。
る。
【図１０】従来に係る半導体装置の製造工程を示す図で
ある。
ある。
【図１１】従来に係る半導体装置の製造工程を示す図で
ある。
ある。
【図１２】第一の酸化膜（フィ−ルド酸化膜）の膜厚と
パタ−ン化されたシリコン窒化膜間の幅との関係を示し
たグラフである。
パタ−ン化されたシリコン窒化膜間の幅との関係を示し
たグラフである。
１０１、２０１ シリコン基板 １０２ シリコン窒化膜（耐酸化性被膜） ２０２ マスク材 １０２ａ、２０２ａ 幅の狭い窓部 １０２ｂ、２０２ｂ 幅の広い窓部 １０３ 第一のシリコン酸化膜 １０３ａ、２０３ａ 幅の狭い溝 １０３ｂ、２０３ｂ 幅の広い溝 ２０３
シリコン酸化膜 １０４ 第二のシリコン酸化膜 ２０４ シリコン酸化膜 ２０６ レジスト
シリコン酸化膜 １０４ 第二のシリコン酸化膜 ２０４ シリコン酸化膜 ２０６ レジスト
Claims (1)
- 【請求項１】 シリコン基板主面上に、所定のパタ−ン
を有する耐酸化性被膜を形成する工程と、 前記耐酸化性被膜をマスクとし前記シリコン基板を選択
的に除去し所定の溝を形成する工程と、 前記耐酸化性被膜をマスクとし前記溝のシリコン基板表
面を酸化し第一のシリコン酸化膜を形成する工程と、 前記耐酸化性被膜を除去した後、前記シリコン基板上に
第二のシリコン酸化膜を形成する工程と、 前記シリコン酸化膜をエッチバックして前記溝間のシリ
コン基板表面を露出させる工程とを具備することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8352392A JPH05283518A (ja) | 1992-04-06 | 1992-04-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8352392A JPH05283518A (ja) | 1992-04-06 | 1992-04-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283518A true JPH05283518A (ja) | 1993-10-29 |
Family
ID=13804846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8352392A Pending JPH05283518A (ja) | 1992-04-06 | 1992-04-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283518A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005532698A (ja) * | 2002-07-11 | 2005-10-27 | インターナショナル レクティファイアー コーポレイション | トレンチ型ショットキ・バリア・ダイオード |
| JP2006339446A (ja) * | 2005-06-02 | 2006-12-14 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8143655B2 (en) | 2002-07-11 | 2012-03-27 | International Rectifier Corporation | Trench schottky barrier diode with differential oxide thickness |
-
1992
- 1992-04-06 JP JP8352392A patent/JPH05283518A/ja active Pending
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