JP3361382B2 - トランジスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はトランジスタに関し、
特に、ドレイン、基板間の耐圧の向上に関する。

【０００２】

【従来の技術】スイッチング素子としてアルミゲートＭ
ＯＳトランジスタが用いられている。スイッチング素子
としての信頼性を向上させるために、トランジスタの耐
圧を高める必要がある。高耐圧のＭＯＳ型トランジスタ
として、ドレイン近傍の酸化膜を厚くしたトランジスタ
が知られている。

【０００３】従来の高耐圧アルミゲートＭＯＳトランジ
スタの構造を図６に示す。図６Ａは、従来の高耐圧アル
ミゲートＭＯＳトランジスタ２を上面から見た模式図で
あり、図６Ｂは、そのＪーＪ断面の模式図である。この
従来のアルミゲートＭＯＳトランジスタ２は、Ｐチャン
ネルアルミゲートＭＯＳトランジスタである。基板４
は、Ｎ型半導体で構成されている。

【０００４】図６Ｂに示すように、基板４内には、Ｐ型
半導体により構成されたソース領域６及びドレイン領域
８が、所定距離をおいて形成されている。ソース領域６
及びドレイン領域８の上面は、ほぼ、フィールド酸化膜
１０により覆われている。

【０００５】ソース領域６とドレイン領域８とに挟まれ
たゲート領域１２のうちドレイン領域８との接触部近傍
１２ａの上面は、フィールド酸化膜１０の延長部１０ａ
に覆われている。ゲート領域１２の他の部分の上面は、
ゲート酸化膜１４に覆われている。ゲート領域１２の上
面には、フィールド酸化膜１０の延長部１０ａ及びゲー
ト酸化膜１４を介してゲート電極１６が設けられてい
る。ゲート電極１６は、アルミニウムにより構成されて
いる。

【０００６】図６Ａに示すように、ソース領域６、ドレ
イン領域８及びゲート領域１２を取囲むようにチャネル
ストッパ領域２２が形成されている。チャネルストッパ
領域２２は、基板４より高い不純物濃度を有するＮ型半
導体により構成され、図９Ｂに示すように、基板４の上
面から所定の深さに渡り形成されている。

【０００７】図６Ｂにおいて、従来の高耐圧アルミゲー
トＭＯＳトランジスタ２のドレイン領域８に、ドレイン
電圧ＶＤＤを印加するとともに、ソース領域６、ゲート
電極１６及び基板４を接地した場合（図７Ａ参照）の動
作について説明する。これは、従来の高耐圧アルミゲー
トＭＯＳトランジスタ２が、ＯＦＦになっている状態で
ある。この状態においては、図６Ｂに示すように、ドレ
イン領域８を取囲むようにキャリアの存在しない空乏層
１８が形成される。

【０００８】空乏層１８は、ゲート領域１２のうちドレ
イン領域８との接触部近傍１２ａにおいても、他の部分
同様、ドレイン領域８の回りにほぼ均等の厚さに形成さ
れる（図６Ｂ、１８ａ参照）。これは、接触部近傍１２
ａの直上にフィールド酸化膜１０の延長部１０ａが形成
されているため、ゲート電極１６による電界の影響を受
けにくいためである。

【０００９】すなわち、延長部１０ａを設けない（図６
Ｂにおいて破線で示す）一般のアルミゲートＭＯＳトラ
ンジスタの場合（図６Ｂ、１８ｂ参照）に比べ、空乏層
１８が、均等に形成される。このため、接触部近傍１２
ａにおける電界集中を緩和することができる。したがっ
て、接触部近傍１２ａにおける局部的な降伏を防止する
ことができ、その結果、ＯＦＦ時の耐圧を高めることが
できる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の高耐圧アルミゲートＭＯＳトランジスタ２
には、次のような問題点があった。ゲート電極１６に、
しきい値以上の電圧ＶＧが印加された場合、従来の高耐
圧アルミゲートＭＯＳトランジスタ２は、ＯＮの状態に
なる。

【００１１】図７Ｂに示すように、基板４が接地されて
いない場合においては、ドレイン電圧ＶＤＤの上昇に対
し、ＯＦＦ時の場合同様、高耐圧を示す。これは、前述
の場合同様、接触部近傍１２ａの直上にフィールド酸化
膜１０の延長部１０ａが形成されているため（図６Ｂ参
照）、接触部近傍１２ａにおける電界の集中が緩和され
るからである。

【００１２】しかし、図８Ａに示すように、基板４を接
地すると、基板４を接地しない場合（図７Ｂの場合）に
比べ、より低いドレイン電圧で、降伏現象が生ずる。基
板４を接地した場合の動作を図９に基づいて説明する。
図９Ａは、図６Ａに示す従来の高耐圧アルミゲートＭＯ
Ｓトランジスタ２の、ＯＮ時におけるＪーＪ断面の模式
図である。

【００１３】ゲート電極１６に、しきい値以上の負のゲ
ート電圧ＶＧが印加されると、ゲート酸化膜１４に接す
るゲート領域１２は、ゲート電圧ＶＧと反対極性の正の
電荷を有する正孔で満たされる。このため、この正孔で
満たされた部分はＰ型半導体と同様の挙動を示す。Ｎ型
半導体である基板４の一部が、ゲート電圧ＶＧが印加さ
れている間、Ｐ型に反転していることになる。この状態
を、強反転の状態と言い、反転した層をチャネル２０と
いう。

【００１４】なお、図９においては、一定数量の正孔
を”ｘ”で表示している。すなわち、チャネル２０にお
いて、”ｘ”の数が多い部分は、正孔の濃度が高く、”
ｘ”の数が少ない部分は、正孔の濃度が低いことを表わ
す。

【００１５】図９Ａに示すように、いずれもＰ型半導体
で構成されているドレイン領域８とソース領域６は、Ｐ
型に反転したチャネル２０により接続され、このため、
ドレイン領域８とソース領域６は導通状態となってい
る。この場合の、ドレイン領域８、ソース領域６間の耐
圧は、基板４が接地されていない場合（図７Ｂ参照）同
様、フィールド酸化膜１０の延長部１０ａの存在によ
り、高い値を示す。

【００１６】この状態におけるＫーＫ断面（図６Ａ参
照）を、図９Ｂに示す。チャネル２０は、ゲート酸化膜
１４の下方全体に渡り、高い正孔の濃度を呈している。
チャネルストッパ領域２２は、チャネル２０が形成され
る範囲を制限するために設けられたものであり、上述の
ように、Ｎ型半導体により構成されている。

【００１７】一方、基板４は、チャネルストッパ領域２
２を介してグランドに接地されている。したがって、降
伏現象は、図６Ａに示す経路ＳーＳにそって生ずると考
えられる。経路ＳーＳに沿った断面を図９Ｃに示す。

【００１８】前述のように、ドレイン領域８にはドレイ
ン電圧ＶＤＤが印加されている。ドレイン領域８は、Ｐ
型に反転したチャネル２０と導通状態にあり、チャネル
２０は、グランドに接地されているチャネルストッパ領
域２２に接している。

【００１９】したがって、チャネル２０とチャネルスト
ッパ領域２２との接触部はＰＮ逆接合となる。このた
め、ドレイン領域８、チャネルストッパ領域２２（すな
わち基板４）間の耐圧は、チャネル２０とチャネルスト
ッパ領域２２との接触部における、チャネル２０の正孔
の濃度及びチャネルストッパ領域２２の不純物濃度に依
存することとなる。

【００２０】一方、前述のように、接触部におけるチャ
ネル２０の正孔の濃度は高い。そのため、図９Ｃにおい
て、ドレイン８とチャネル２０との接触部が破壊される
前に、チャネル２０とチャネルストッパ領域２２との接
触部の降伏現象が起こる。従って、基板４を接地した場
合の、ドレイン領域８、基板４間の耐圧が、基板４を接
地しない場合のドレイン領域８、ソース領域６間の耐圧
に比べ、低くなるのである。

【００２１】この発明はこのような従来のトランジスタ
を改良し、強反転時のドレイン、基板間の耐圧の向上を
図ることを目的とする。

【００２２】

【課題を解決するための手段】この発明のトランジスタ
は、基板中に設けられ、第一導電型の半導体により形成
された母領域、母領域内の所定の位置に、母領域の上面
から所定の深さに渡り設けられた、第二導電型の半導体
により形成されたソース領域、母領域内の、ソース領域
に対し所定距離をおいた位置に、母領域の上面から所定
の深さに渡り設けられた、第二導電型の半導体により形
成されたドレイン領域、母領域の一部であって、ソース
領域とドレイン領域の間にソース領域とドレイン領域に
隣接して形成されたゲート領域、ゲート領域の上面に絶
縁膜を介して設けられたゲート電極、母領域内に形成さ
れており、ゲート領域のソース領域及びドレイン領域に
接しない端部に隣接した位置に、母領域の上面から所定
の深さに渡り設けられ、母領域より高い不純物濃度を有
する第一導電型の半導体により形成されたチャネルスト
ッパ領域を備えたトランジスタにおいて、ゲート電極に
しきい値以上の電圧が印加された場合にゲート領域の絶
縁膜と接する部分に生ずるチャネルの、チャネルストッ
パ領域との接触部近傍におけるキャリア濃度を、チャネ
ルの接触部近傍以外の部分のキャリア濃度より低くする
ように構成したことを特徴とする。

【００２３】この発明のトランジスタは、接触部近傍の
チャネルに接する絶縁膜の膜厚を、接触部近傍以外の部
分のチャネルに接する部分の絶縁膜の膜厚より厚くする
ことにより、チャネルの、チャネルストッパ領域との接
触部近傍におけるキャリア濃度を、チャネルの接触部近
傍以外の部分のキャリア濃度より低くするように構成し
たことを特徴とする。

【００２４】この発明のトランジスタは、絶縁膜をシリ
コン酸化膜とし、接触部近傍のチャネルに接する絶縁膜
の膜厚を、基板の上面に設けられた素子分離用のシリコ
ン酸化膜の膜厚とほぼ同一としたことを特徴とする。

【００２５】

【作用】この発明のトランジスタは、ゲート電極にしき
い値以上の電圧が印加された場合にゲート領域の絶縁膜
と接する部分に生ずるチャネルの、チャネルストッパ領
域との接触部近傍におけるキャリア濃度を、チャネルの
接触部近傍以外の部分のキャリア濃度より低くするよう
に構成したことを特徴とする。

【００２６】すなわち、ゲート電極にしきい値以上の電
圧が印加された場合、第一導電型から第二導電型へと反
転した半導体により構成されたチャネルと、第一導電型
の半導体で構成されたチャネルストッパ領域との接触部
はＰＮ逆接合となっている。したがって、チャネルの接
触部近傍におけるキャリア濃度を低くすることにより、
接触部近傍の空乏層の広がりを大きくすることができ
る。

【００２７】この発明のトランジスタは、接触部近傍の
チャネルに接する絶縁膜の膜厚を、接触部近傍以外の部
分のチャネルに接する部分の絶縁膜の膜厚より厚くする
ことにより、チャネルの、チャネルストッパ領域との接
触部近傍におけるキャリア濃度を、チャネルの接触部近
傍以外の部分のキャリア濃度より低くするように構成し
たことを特徴とする。

【００２８】したがって、厚い絶縁膜に接するチャネル
部分は、ゲート電極との距離が大きいため、ゲート電極
に印加された電圧の影響を受けにくく、このためキャリ
アの濃度が低くなる。

【００２９】この発明のトランジスタは、絶縁膜をシリ
コン酸化膜とし、接触部近傍のチャネルに接する絶縁膜
の膜厚を、基板の上面に設けられた素子分離用のシリコ
ン酸化膜の膜厚とほぼ同一としたことを特徴とする。

【００３０】したがって、素子分離用のシリコン酸化膜
を形成する工程と同一の工程において、接触部近傍のチ
ャネルに接する、厚い絶縁膜を形成することができる。

【００３１】

【実施例】図１、図２に、この発明の一実施例によるト
ランジスタであるアルミゲートＭＯＳトランジスタの構
造を示す。図２は、アルミゲートＭＯＳトランジスタ３
２を上面から見た模式図であり、図１Ａは、そのＬーＬ
断面、図１Ｂは、ＭーＭ断面の模式図である。このアル
ミゲートＭＯＳトランジスタ３２は、Ｐチャンネルアル
ミゲートＭＯＳトランジスタである。

【００３２】図１Ａに示すように、母領域である基板３
４は、第一導電型の半導体であるＮ型半導体で構成され
ている。

【００３３】基板３４の所定の位置に、基板３４の上面
から、所定の深さに渡り、ソース領域３６が形成されて
いる。ソース領域３６は、第二導電型の半導体であるＰ
型半導体により構成されている。基板３４内には、ソー
ス領域３６に対し所定距離をおいた位置に、Ｐ型半導体
により構成されたドレイン領域３８が、基板３４の上面
から、所定の深さに渡り形成されている。

【００３４】ソース領域３６及びドレイン領域３８の上
面は、ほぼ、素子分離用のシリコン酸化膜であるフィー
ルド酸化膜４０により覆われている。

【００３５】ソース領域３６とドレイン領域３８とに挟
まれたゲート領域４２のうちドレイン領域３８との接触
部である第一接触部近傍４２ａの上面は、フィールド酸
化膜４０の第一延長部４０ａに覆われている。ゲート領
域４２の他の部分の上面は、フィールド酸化膜より薄い
シリコン酸化膜により構成されたゲート酸化膜４４に覆
われている。

【００３６】ゲート領域４２の上面には、フィールド酸
化膜４０の延長部４０ａ及びゲート酸化膜４４を介して
ゲート電極４６が設けられている。ゲート電極４６は、
アルミニウムにより構成されている。

【００３７】図２に示すように、ソース領域３６、ドレ
イン領域３８及びゲート領域４２を取囲むようにチャネ
ルストッパ領域５２が形成されている。チャネルストッ
パ領域５２は、基板３４より高い不純物濃度を有するＮ
型半導体により構成され、図１Ｂに示すように、基板３
４の上面から所定の深さに渡り形成される。

【００３８】図１Ｂに示すように、チャネルストッパ領
域５２に挟まれたゲート領域４２のうちチャネルストッ
パ領域５２との接触部である第二接触部近傍４２ｂの上
面は、フィールド酸化膜４０の第二延長部４０ｂに覆わ
れている。ゲート領域４２の他の部分の上面は、ゲート
酸化膜４４に覆われている。

【００３９】次に、図１に基づいて、この実施例による
アルミゲートＭＯＳトランジスタ３２の動作を説明す
る。図１Ａに示すドレイン領域３８に、ドレイン電圧Ｖ
ＤＤを印加するとともに、ソース領域３６、ゲート電極
４６及び基板３４を接地した場合（図７Ａ参照）、及
び、ゲート電極４６に、しきい値以上の電圧ＶＧが印加
され、基板３４が接地されていない場合（図７Ｂ参照）
においては、前述の従来の高耐圧アルミゲートＭＯＳト
ランジスタ２同様、ドレイン電圧ＶＤＤの上昇に対し、
高耐圧を示す。これは、前述の従来例同様、第一接触部
近傍４２ａの直上にフィールド酸化膜４０の延長部４０
ａが形成されているため、第一接触部近傍４２ａにおけ
る電界の集中が緩和されるからである。

【００４０】次に、ゲート電極４６に、しきい値以上の
電圧ＶＧを印加し、かつ、基板３４を接地した場合（図
８Ａ参照）の動作を、図１に基づいて説明する。ゲート
電極４６に、しきい値以上の負のゲート電圧ＶＧが印加
されると、前述の従来の高耐圧アルミゲートＭＯＳトラ
ンジスタ２の場合同様、ゲート酸化膜４４に接するゲー
ト領域４２には、Ｐ型に反転したチャネル５０が生ず
る。

【００４１】図１Ａに示すように、ドレイン領域３８、
ソース領域３６間の耐圧は、上述の場合同様、フィール
ド酸化膜４０の第一延長部４０ａの存在により、高い値
を示す。

【００４２】この状態におけるＭーＭ断面（図２参照）
を、図１Ｂに示す。上述のように、この実施例において
は、チャネルストッパ領域５２に挟まれたゲート領域４
２のうちチャネルストッパ領域５２との接触部である第
二接触部近傍４２ｂの上面は、フィールド酸化膜４０の
第二延長部４０ｂに覆われているとともに、ゲート領域
４２の他の部分の上面は、ゲート酸化膜４４に覆われて
いる。

【００４３】このため、チャネル５０において、膜厚が
薄いゲート酸化膜４４の下方は、ゲート電極４６に印加
された電圧の影響を受けやすいため正孔の濃度が高い。
一方、膜厚が厚いフィールド酸化膜４０の第二延長部４
０ｂの下方である第二接触部近傍４２ｂは、ゲート電極
４６に印加された電圧の影響を受け難いため正孔の濃度
が低い。

【００４４】また、前述の従来例同様、基板３４は、チ
ャネルストッパ領域５２を介してグランドに接地されて
いるため、Ｎ型半導体により構成されたチャネルストッ
パ領域５２と、Ｐ型に反転しドレイン領域３８と導通状
態にあるチャネル５０との接触部は、ＰＮ逆接合となっ
ている。

【００４５】このため、ドレイン領域３８、チャネルス
トッパ領域５２（すなわち基板３４）間の耐圧は、チャ
ネル５０とチャネルストッパ領域５２との接触部におけ
るチャネル５０の正孔の濃度及びチャネルストッパ領域
５２の不純物濃度に依存する。

【００４６】したがって、図１Ｂに示すように、第二接
触部近傍４２ｂにおける正孔の濃度を低くした、この実
施例によるアルミゲートＭＯＳトランジスタ３２におい
ては、接触部近傍における正孔の濃度の高い（図９Ｂ参
照）従来の高耐圧アルミゲートＭＯＳトランジスタ２に
比べ、強反転時におけるドレイン領域３８、基板３４間
の耐圧を高くすることができるのである。

【００４７】図８Ｂは、液晶の駆動回路にこの実施例に
よるアルミゲートＭＯＳトランジスタを使用した場合
の、回路の一部を示した図である。液晶の駆動回路にお
いては、ソースを開放した状態で、ゲートに高電圧を印
加する場合があるため、ドレイン、基板間の耐圧が、特
に問題となる。従って、本発明によるアルミゲートＭＯ
Ｓトランジスタは、このような液晶の駆動回路に、特に
有効である。

【００４８】次に、図３及び図４に、この発明の一実施
例によるアルミゲートＭＯＳトランジスタ３２の製造工
程の流れの一部を示す。図３Ａ、図３Ｃ、図４Ｅ及び図
４Ｇは、図２におけるＬーＬ断面を、図３Ｂ、図３Ｄ、
図４Ｆ及び図４Ｈは、図２におけるＭーＭ断面を表わし
た図である。

【００４９】まず、従来のアルミゲートＭＯＳトランジ
スタの場合同様、基板３４上にフィールド酸化膜４０を
形成するとともに、基板３４内にソース領域３６、ドレ
イン領域３８及びチャネルストッパ領域５２を形成す
る。（図３Ａ、Ｂ参照）。

【００５０】次に、フィールド酸化膜４０に、基板３４
に達するゲート用開口４８をエッチングにより設ける
（図３Ｃ、Ｄ参照）。この場合、図３Ｃに示すように、
開口４８のドレイン側端部４８ａは、ドレイン３８の端
部から所定量ａ内側へ寄せ、図３Ｄに示すように、開口
４８のストッパ側端部４８ｂは、チャネルストッパ領域
５２の端部から所定量ｂ内側へ寄せておく。

【００５１】所定量ａ及び所定量ｂ内側へ寄せることに
より、図１Ａ、Ｂに示すように、ゲート領域４２のうち
第一接触部近傍４２ａ及び第二接触部近傍４２ｂの上方
に、膜厚が厚いフィールド酸化膜４０の第一延長部４０
ａ及び第二延長部４０ｂを残すのである。

【００５２】所定量ａ及び所定量ｂは、フィールド酸化
膜４０の膜厚、ゲート領域４２の幅、素子の使用目的等
により決定される。本実施例においては、所定量ａを約
２ミクロンとしているが、本発明は、この値に限定され
るものではない。また、所定量ａ及び所定量ｂを大きく
すると、上述のように、ドレイン領域３８、基板３４間
の耐圧を高くすることができるが、強反転時のドレイン
領域３８、ソース領域３６間の抵抗（ＯＮ抵抗）が上昇
するため（図１参照）、耐圧とＯＮ抵抗とのバランスか
ら、使用目的に応じて所定量ｂを定めることが望まし
い。

【００５３】なお、この工程においては、従来のアルミ
ゲートＭＯＳトランジスタの場合に使用するエッチング
パターンを一部変更するだけでよい。このため、製造コ
ストを上げることなく、高耐圧化を実現することができ
る。

【００５４】次に、熱酸化により、開口４８の底部にゲ
ート酸化膜４４を形成する（図４Ｅ、Ｆ）。なお、この
実施例においては、フィールド酸化膜４０の膜厚は約７
０００オングストローム、ゲート酸化膜４４の膜厚は、
約、９００オングストロームである。もっとも、本発明
は、これらの値に限定されるものではない。

【００５５】次に、フィールド酸化膜４０に、それぞれ
チャネルストッパ領域５２、ソース領域３６、ドレイン
領域３８に達する、ストッパ用開口５４、ソース用開口
５６、ドレイン用開口５８を設ける。その後、それぞれ
の開口及びゲート酸化膜４４上に、アース電極６０、ソ
ース電極６２、ドレイン電極６４及びゲート電極４６を
形成し、最後に、これらの上面全体を保護膜６６で覆う
（図４Ｇ、Ｈ）。

【００５６】次に、図５Ａ、Ｂに、この発明の他の実施
例によるトランジスタであるＬＤＤ型アルミゲートＭＯ
Ｓトランジスタの構造を示す。図５Ａは、ＬＤＤ型アル
ミゲートＭＯＳトランジスタ７２を上面から見た模式図
であり、図５Ｂは、そのＱーＱ断面の模式図である。な
お、ＲーＲ断面は、図１Ｂに示す図と同様である。

【００５７】このＬＤＤ型アルミゲートＭＯＳトランジ
スタ７２は、ＰチャンネルアルミゲートＭＯＳトランジ
スタである。図５Ａに示すように、ドレイン領域３８及
びソース領域３６を取囲むようにソース緩衝領域７４及
びドレイン緩衝領域７６を設けている。ソース緩衝領域
７４及びドレイン緩衝領域７６は、ソース領域３８及び
ドレイン領域３６よりも不純物濃度の低いＰ型半導体に
より構成されており、特にゲート領域４２、ドレイン領
域３８間の電界を緩和するために設けられている。

【００５８】なお、所定量ｂについては、前述の実施例
同様、チャネルストッパ領域５２の端部を基準として設
定している（図１Ｂ参照）。このように、所定量ｂを設
けることにより、前述の実施例同様、強反転時におけ
る、ドレイン領域３８、基板３４間の耐圧を高めること
ができる。

【００５９】また、図５Ｃは、ＤＤＤ型アルミゲートＭ
ＯＳトランジスタ８２のＱーＱ断面の模式図である。上
面図及びＲーＲ断面は、図５Ａ及び図１Ｂに示す図と同
様である。本発明は、ＤＤＤ型アルミゲートＭＯＳトラ
ンジスタ８２に対しても、上述のＬＤＤ型アルミゲート
ＭＯＳトランジスタ７２に対する場合と、全く同様に適
用することができる。

【００６０】なお、図１に示す実施例においては、図１
Ａに示すように、所定量ａを設けることにより、ゲート
領域４２のうちドレイン領域３８との接触部である第一
接触部近傍４２ａの上面を、膜厚の厚いフィールド酸化
膜４０の第一延長部４０ａにより覆っているが、本発明
は、これに限定されるものではなく、第一延長部４０ａ
がない場合にも適用することができる。

【００６１】例えば、図８Ｂに示す液晶の駆動回路にお
いては、ゲートに高電圧を印加する場合には、もともと
ドレイン、ゲート間における電界の集中は生じにくく、
このため、第一延長部４０ａによる電界の集中を緩和す
る効果は低いからである。

【００６２】したがって、このような場合には、図１Ｂ
に示すように、ゲート領域４２のうちチャネルストッパ
領域５２との接触部である第二接触部近傍４２ｂの上面
に設けたフィールド酸化膜４０の第二延長部４０ｂのみ
により、ドレイン領域３８、基板３４間の耐圧を高める
ことができる。ただし、第一延長部４０ａをも設けるこ
とにより、ゲート電圧が低い場合や、ゲートが接地され
ている場合にも、耐圧を高めることができ好都合であ
る。

【００６３】また、上述の各実施例においては、図１
Ａ、Ｂに示すように、第一接触部近傍４２ａ及び第二接
触部近傍４２ｂの上面を、フィールド酸化膜４０とほぼ
同一の膜厚の第一延長部４０ａ及び第二延長部４０ｂに
より覆っているが、第一延長部４０ａ又は第二延長部４
０ｂの膜厚を、フィールド酸化膜４０の膜厚と異なるよ
うに形成してもよい。

【００６４】但し、これらの膜厚をほぼ同一にすること
により、フィールド酸化膜４０を形成する工程で同時
に、第一延長部４０ａ及び第二延長部４０ｂを形成する
ことができるため好都合である。

【００６５】また、素子分離用の絶縁膜、ゲート領域４
２の上部を覆う厚い絶縁膜及び薄い絶縁膜として、シリ
コン酸化膜（フィールド酸化膜４０、第一延長部４０
ａ、第二延長部４０ｂ及びゲート酸化膜４４）を用いた
が、これらの一部又は全部に、シリコン酸化膜以外の絶
縁膜、例えば、シリコン窒化膜等を用いてもよい。

【００６６】また、上述の各実施例においては、図１
Ａ、Ｂに示すように、第一接触部近傍４２ａ及び第二接
触部近傍４２ｂの上面を、ゲート酸化膜４４よりも厚い
膜厚の第一延長部４０ａ及び第二延長部４０ｂで覆うこ
とにより、第一接触部近傍４２ａ及び第二接触部近傍４
２ｂに及ぼすゲート電極４６に印加された電圧の影響を
緩和したが、本発明は、これに限定されるものではな
い。

【００６７】例えば、第一延長部４０ａ及び第二延長部
４０ｂに相当する部分を削除する（図中、破線で示す部
分を絶縁膜の輪郭とする）とともに、ゲート電極４６自
体を小さくすることにより、第一接触部近傍４２ａ及び
第二接触部近傍４２ｂに及ぼすゲート電極４６に印加さ
れた電圧の影響を緩和することもできる。但し、第一接
触部近傍４２ａ及び第二接触部近傍４２ｂの上面を、厚
い膜厚の第一延長部４０ａ及び第二延長部４０ｂで覆う
ことにより、所定量ａ所定量ｂ等の寸法精度を上げるこ
とができ、好都合である。

【００６８】また、上述の各実施例においては、図２、
図５Ａに示すように、ソース領域３６、ドレイン領域３
８及びゲート領域４２を取囲むようにチャネルストッパ
領域５２が形成されているが、チャネルストッパ領域５
２の形状はこれに限るものではなく、例えば、ゲート領
域４２との接触部近傍のみに設けることもできる。但
し、図２、図５Ａに示すように、ソース領域３６、ドレ
イン領域３８及びゲート領域４２を取囲むように設ける
ことにより、隣接するトランジスタとの間に生ずる寄生
トランジスタの発生を防止することができ、好都合であ
る。

【００６９】また、上述の各実施例においては、図１
Ａ、Ｂ、図５Ｂに示すように、母領域が、基板３４自体
である場合を例に説明したが、母領域としては、この他
に、基板の中に一定範囲に渡って作り込まれたウェル領
域もある。

【００７０】また、上述の各実施例においては、Ｐチャ
ンネルＭＯＳトランジスタを例に説明したが、本発明
は、ＮチャネルＭＯＳトランジスタにも、同様に適用す
ることができる。

【００７１】さらに、本発明はアルミゲートＭＯＳトラ
ンジスタに限定されるものではなく、ポリシリコン、シ
リサイド等、他の種類のゲートを有するトランジスタに
も適用することができる。

【００７２】

【発明の効果】この発明のトランジスタは、ゲート電極
にしきい値以上の電圧が印加された場合にゲート領域の
絶縁膜と接する部分に生ずるチャネルの、チャネルスト
ッパ領域との接触部近傍におけるキャリア濃度を、チャ
ネルの接触部近傍以外の部分のキャリア濃度より低くす
るように構成したことを特徴とする。

【００７３】すなわち、ゲート電極にしきい値以上の電
圧が印加された場合、第一導電型から第二導電型へと反
転した半導体により構成されたチャネルと、第一導電型
の半導体で構成されたチャネルストッパ領域との接触部
はＰＮ逆接合となっている。このため、チャネルの接触
部近傍におけるキャリア濃度を低くすることにより、接
触部近傍の空乏層の広がりを大きくすることができる。
したがって、強反転時のドレイン、基板間の耐圧を向上
させることができる。

【００７４】この発明のトランジスタは、接触部近傍の
チャネルに接する絶縁膜の膜厚を、接触部近傍以外の部
分のチャネルに接する部分の絶縁膜の膜厚より厚くする
ことにより、チャネルの、チャネルストッパ領域との接
触部近傍におけるキャリア濃度を、チャネルの接触部近
傍以外の部分のキャリア濃度より低くするように構成し
たことを特徴とする。

【００７５】すなわち、厚い絶縁膜に接するチャネル部
分は、ゲート電極との距離が大きいため、ゲート電極に
印加された電圧の影響を受けにくく、このためキャリア
の濃度が低くなる。したがって、絶縁膜を厚くするとい
う単純な方法により、強反転時のドレイン、基板間の耐
圧を向上させることができる。

【００７６】この発明のトランジスタは、絶縁膜をシリ
コン酸化膜とし、接触部近傍のチャネルに接する絶縁膜
の膜厚を、基板の上面に設けられた素子分離用のシリコ
ン酸化膜の膜厚とほぼ同一としたことを特徴とする。

【００７７】すなわち、素子分離用のシリコン酸化膜を
形成する工程と同一の工程において、接触部近傍のチャ
ネルに接する、厚い絶縁膜を形成することができる。し
たがって、従来のマスクパターンを一部変更するだけで
すむため、製造コストを増加させることなく、強反転時
のドレイン、基板間の耐圧を向上させることができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるＭＯＳ型トランジス
タの断面図である。

【図２】この発明の一実施例によるＭＯＳ型トランジス
タの上面図である。

【図３】及び

【図４】この発明の一実施例によるＭＯＳ型トランジス
タの製造工程の一部を示す図面である。

【図５】この発明の他の実施例によるＭＯＳ型トランジ
スタの構成を示す図面である。

【図６】従来のＭＯＳ型トランジスタの構成を示す図面
である。

【図７】及び

【図８】ＭＯＳ型トランジスタを使用した回路の例を示
す図面である。

【図９】従来のＭＯＳ型トランジスタの動作状態を示す
図面である。

【符号の説明】

３４・・・・・・基板 ３８・・・・・・ドレイン領域 ４０・・・・・・フィールド酸化膜 ４０ｂ・・・・・第二延長部 ４２・・・・・・ゲート領域 ４２ｂ・・・・・第二接触部近傍 ４６・・・・・・ゲート電極 ５０・・・・・・チャネル ５２・・・・・・チャネルストッパ領域

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】基板中に設けられ、第一導電型の半導体に
   より形成された母領域、 前記母領域内の所定の位置に、前記母領域の上面から所
   定の深さに渡り設けられた、第二導電型の半導体により
   形成されたソース領域、 前記母領域内の、前記ソース領域に対し所定距離をおい
   た位置に、前記母領域の上面から所定の深さに渡り設け
   られた、第二導電型の半導体により形成されたドレイン
   領域、 前記母領域の一部であって、前記ソース領域と前記ドレ
   イン領域の間に前記ソース領域と前記ドレイン領域に隣
   接して形成されたゲート領域、 前記ゲート領域の上面に絶縁膜を介して設けられたゲー
   ト電極、 前記母領域内に形成されており、前記ゲート領域の前記
   ソース領域及び前記ドレイン領域に接しない端部に隣接
   した位置に、前記母領域の上面から所定の深さに渡り設
   けられ、前記母領域より高い不純物濃度を有する第一導
   電型の半導体により形成されたチャネルストッパ領域、 を備えたトランジスタにおいて、 前記ゲート電極にしきい値以上の電圧が印加された場合
   に、前記ゲート領域の絶縁膜と接する部分に生ずるチャ
   ネルの、前記チャネルストッパ領域との接触部近傍にお
   けるキャリア濃度が、前記チャネルの前記接触部近傍以
   外の部分におけるキャリア濃度より低くなるように、前記ソース領域と前記ドレイン領域とに挟まれた前記ゲ
   ート領域のうちドレイン領域との接触部である第一接触
   部近傍の上面は、フィールド酸化膜の第一延長部で覆
   い、前記チャネルストッパ領域に挟まれたゲート領域の
   うちチャネルストッパ領域との接触部である第二接触部
   近傍の上面は、フィールド酸化膜の第二延長部で覆い、
   前記ゲート領域のうち他の部分の上面は、フィールド酸
   化膜より薄いゲート酸化膜で覆うようにしたこと、 を特徴とするトランジスタ。
2. 【請求項２】請求項２のトランジスタにおいて、 前記絶縁膜をシリコン酸化膜とし、前記接触部近傍のチ
   ャネルに接する絶縁膜の膜厚を、前記基板の上面に設け
   られた素子分離用のシリコン酸化膜の膜厚とほぼ同一と
   したこと、 を特徴とするもの。