JP3361382B2 - トランジスタ - Google Patents
トランジスタInfo
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- JP3361382B2 JP3361382B2 JP09322094A JP9322094A JP3361382B2 JP 3361382 B2 JP3361382 B2 JP 3361382B2 JP 09322094 A JP09322094 A JP 09322094A JP 9322094 A JP9322094 A JP 9322094A JP 3361382 B2 JP3361382 B2 JP 3361382B2
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Description
【0001】
【産業上の利用分野】この発明はトランジスタに関し、
特に、ドレイン、基板間の耐圧の向上に関する。
特に、ドレイン、基板間の耐圧の向上に関する。
【0002】
【従来の技術】スイッチング素子としてアルミゲートM
OSトランジスタが用いられている。スイッチング素子
としての信頼性を向上させるために、トランジスタの耐
圧を高める必要がある。高耐圧のMOS型トランジスタ
として、ドレイン近傍の酸化膜を厚くしたトランジスタ
が知られている。
OSトランジスタが用いられている。スイッチング素子
としての信頼性を向上させるために、トランジスタの耐
圧を高める必要がある。高耐圧のMOS型トランジスタ
として、ドレイン近傍の酸化膜を厚くしたトランジスタ
が知られている。
【0003】従来の高耐圧アルミゲートMOSトランジ
スタの構造を図6に示す。図6Aは、従来の高耐圧アル
ミゲートMOSトランジスタ2を上面から見た模式図で
あり、図6Bは、そのJーJ断面の模式図である。この
従来のアルミゲートMOSトランジスタ2は、Pチャン
ネルアルミゲートMOSトランジスタである。基板4
は、N型半導体で構成されている。
スタの構造を図6に示す。図6Aは、従来の高耐圧アル
ミゲートMOSトランジスタ2を上面から見た模式図で
あり、図6Bは、そのJーJ断面の模式図である。この
従来のアルミゲートMOSトランジスタ2は、Pチャン
ネルアルミゲートMOSトランジスタである。基板4
は、N型半導体で構成されている。
【0004】図6Bに示すように、基板4内には、P型
半導体により構成されたソース領域6及びドレイン領域
8が、所定距離をおいて形成されている。ソース領域6
及びドレイン領域8の上面は、ほぼ、フィールド酸化膜
10により覆われている。
半導体により構成されたソース領域6及びドレイン領域
8が、所定距離をおいて形成されている。ソース領域6
及びドレイン領域8の上面は、ほぼ、フィールド酸化膜
10により覆われている。
【0005】ソース領域6とドレイン領域8とに挟まれ
たゲート領域12のうちドレイン領域8との接触部近傍
12aの上面は、フィールド酸化膜10の延長部10a
に覆われている。ゲート領域12の他の部分の上面は、
ゲート酸化膜14に覆われている。ゲート領域12の上
面には、フィールド酸化膜10の延長部10a及びゲー
ト酸化膜14を介してゲート電極16が設けられてい
る。ゲート電極16は、アルミニウムにより構成されて
いる。
たゲート領域12のうちドレイン領域8との接触部近傍
12aの上面は、フィールド酸化膜10の延長部10a
に覆われている。ゲート領域12の他の部分の上面は、
ゲート酸化膜14に覆われている。ゲート領域12の上
面には、フィールド酸化膜10の延長部10a及びゲー
ト酸化膜14を介してゲート電極16が設けられてい
る。ゲート電極16は、アルミニウムにより構成されて
いる。
【0006】図6Aに示すように、ソース領域6、ドレ
イン領域8及びゲート領域12を取囲むようにチャネル
ストッパ領域22が形成されている。チャネルストッパ
領域22は、基板4より高い不純物濃度を有するN型半
導体により構成され、図9Bに示すように、基板4の上
面から所定の深さに渡り形成されている。
イン領域8及びゲート領域12を取囲むようにチャネル
ストッパ領域22が形成されている。チャネルストッパ
領域22は、基板4より高い不純物濃度を有するN型半
導体により構成され、図9Bに示すように、基板4の上
面から所定の深さに渡り形成されている。
【0007】図6Bにおいて、従来の高耐圧アルミゲー
トMOSトランジスタ2のドレイン領域8に、ドレイン
電圧VDDを印加するとともに、ソース領域6、ゲート
電極16及び基板4を接地した場合(図7A参照)の動
作について説明する。これは、従来の高耐圧アルミゲー
トMOSトランジスタ2が、OFFになっている状態で
ある。この状態においては、図6Bに示すように、ドレ
イン領域8を取囲むようにキャリアの存在しない空乏層
18が形成される。
トMOSトランジスタ2のドレイン領域8に、ドレイン
電圧VDDを印加するとともに、ソース領域6、ゲート
電極16及び基板4を接地した場合(図7A参照)の動
作について説明する。これは、従来の高耐圧アルミゲー
トMOSトランジスタ2が、OFFになっている状態で
ある。この状態においては、図6Bに示すように、ドレ
イン領域8を取囲むようにキャリアの存在しない空乏層
18が形成される。
【0008】空乏層18は、ゲート領域12のうちドレ
イン領域8との接触部近傍12aにおいても、他の部分
同様、ドレイン領域8の回りにほぼ均等の厚さに形成さ
れる(図6B、18a参照)。これは、接触部近傍12
aの直上にフィールド酸化膜10の延長部10aが形成
されているため、ゲート電極16による電界の影響を受
けにくいためである。
イン領域8との接触部近傍12aにおいても、他の部分
同様、ドレイン領域8の回りにほぼ均等の厚さに形成さ
れる(図6B、18a参照)。これは、接触部近傍12
aの直上にフィールド酸化膜10の延長部10aが形成
されているため、ゲート電極16による電界の影響を受
けにくいためである。
【0009】すなわち、延長部10aを設けない(図6
Bにおいて破線で示す)一般のアルミゲートMOSトラ
ンジスタの場合(図6B、18b参照)に比べ、空乏層
18が、均等に形成される。このため、接触部近傍12
aにおける電界集中を緩和することができる。したがっ
て、接触部近傍12aにおける局部的な降伏を防止する
ことができ、その結果、OFF時の耐圧を高めることが
できる。
Bにおいて破線で示す)一般のアルミゲートMOSトラ
ンジスタの場合(図6B、18b参照)に比べ、空乏層
18が、均等に形成される。このため、接触部近傍12
aにおける電界集中を緩和することができる。したがっ
て、接触部近傍12aにおける局部的な降伏を防止する
ことができ、その結果、OFF時の耐圧を高めることが
できる。
【0010】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の高耐圧アルミゲートMOSトランジスタ2
には、次のような問題点があった。ゲート電極16に、
しきい値以上の電圧VGが印加された場合、従来の高耐
圧アルミゲートMOSトランジスタ2は、ONの状態に
なる。
ような従来の高耐圧アルミゲートMOSトランジスタ2
には、次のような問題点があった。ゲート電極16に、
しきい値以上の電圧VGが印加された場合、従来の高耐
圧アルミゲートMOSトランジスタ2は、ONの状態に
なる。
【0011】図7Bに示すように、基板4が接地されて
いない場合においては、ドレイン電圧VDDの上昇に対
し、OFF時の場合同様、高耐圧を示す。これは、前述
の場合同様、接触部近傍12aの直上にフィールド酸化
膜10の延長部10aが形成されているため(図6B参
照)、接触部近傍12aにおける電界の集中が緩和され
るからである。
いない場合においては、ドレイン電圧VDDの上昇に対
し、OFF時の場合同様、高耐圧を示す。これは、前述
の場合同様、接触部近傍12aの直上にフィールド酸化
膜10の延長部10aが形成されているため(図6B参
照)、接触部近傍12aにおける電界の集中が緩和され
るからである。
【0012】しかし、図8Aに示すように、基板4を接
地すると、基板4を接地しない場合(図7Bの場合)に
比べ、より低いドレイン電圧で、降伏現象が生ずる。基
板4を接地した場合の動作を図9に基づいて説明する。
図9Aは、図6Aに示す従来の高耐圧アルミゲートMO
Sトランジスタ2の、ON時におけるJーJ断面の模式
図である。
地すると、基板4を接地しない場合(図7Bの場合)に
比べ、より低いドレイン電圧で、降伏現象が生ずる。基
板4を接地した場合の動作を図9に基づいて説明する。
図9Aは、図6Aに示す従来の高耐圧アルミゲートMO
Sトランジスタ2の、ON時におけるJーJ断面の模式
図である。
【0013】ゲート電極16に、しきい値以上の負のゲ
ート電圧VGが印加されると、ゲート酸化膜14に接す
るゲート領域12は、ゲート電圧VGと反対極性の正の
電荷を有する正孔で満たされる。このため、この正孔で
満たされた部分はP型半導体と同様の挙動を示す。N型
半導体である基板4の一部が、ゲート電圧VGが印加さ
れている間、P型に反転していることになる。この状態
を、強反転の状態と言い、反転した層をチャネル20と
いう。
ート電圧VGが印加されると、ゲート酸化膜14に接す
るゲート領域12は、ゲート電圧VGと反対極性の正の
電荷を有する正孔で満たされる。このため、この正孔で
満たされた部分はP型半導体と同様の挙動を示す。N型
半導体である基板4の一部が、ゲート電圧VGが印加さ
れている間、P型に反転していることになる。この状態
を、強反転の状態と言い、反転した層をチャネル20と
いう。
【0014】なお、図9においては、一定数量の正孔
を”x”で表示している。すなわち、チャネル20にお
いて、”x”の数が多い部分は、正孔の濃度が高く、”
x”の数が少ない部分は、正孔の濃度が低いことを表わ
す。
を”x”で表示している。すなわち、チャネル20にお
いて、”x”の数が多い部分は、正孔の濃度が高く、”
x”の数が少ない部分は、正孔の濃度が低いことを表わ
す。
【0015】図9Aに示すように、いずれもP型半導体
で構成されているドレイン領域8とソース領域6は、P
型に反転したチャネル20により接続され、このため、
ドレイン領域8とソース領域6は導通状態となってい
る。この場合の、ドレイン領域8、ソース領域6間の耐
圧は、基板4が接地されていない場合(図7B参照)同
様、フィールド酸化膜10の延長部10aの存在によ
り、高い値を示す。
で構成されているドレイン領域8とソース領域6は、P
型に反転したチャネル20により接続され、このため、
ドレイン領域8とソース領域6は導通状態となってい
る。この場合の、ドレイン領域8、ソース領域6間の耐
圧は、基板4が接地されていない場合(図7B参照)同
様、フィールド酸化膜10の延長部10aの存在によ
り、高い値を示す。
【0016】この状態におけるKーK断面(図6A参
照)を、図9Bに示す。チャネル20は、ゲート酸化膜
14の下方全体に渡り、高い正孔の濃度を呈している。
チャネルストッパ領域22は、チャネル20が形成され
る範囲を制限するために設けられたものであり、上述の
ように、N型半導体により構成されている。
照)を、図9Bに示す。チャネル20は、ゲート酸化膜
14の下方全体に渡り、高い正孔の濃度を呈している。
チャネルストッパ領域22は、チャネル20が形成され
る範囲を制限するために設けられたものであり、上述の
ように、N型半導体により構成されている。
【0017】一方、基板4は、チャネルストッパ領域2
2を介してグランドに接地されている。したがって、降
伏現象は、図6Aに示す経路SーSにそって生ずると考
えられる。経路SーSに沿った断面を図9Cに示す。
2を介してグランドに接地されている。したがって、降
伏現象は、図6Aに示す経路SーSにそって生ずると考
えられる。経路SーSに沿った断面を図9Cに示す。
【0018】前述のように、ドレイン領域8にはドレイ
ン電圧VDDが印加されている。ドレイン領域8は、P
型に反転したチャネル20と導通状態にあり、チャネル
20は、グランドに接地されているチャネルストッパ領
域22に接している。
ン電圧VDDが印加されている。ドレイン領域8は、P
型に反転したチャネル20と導通状態にあり、チャネル
20は、グランドに接地されているチャネルストッパ領
域22に接している。
【0019】したがって、チャネル20とチャネルスト
ッパ領域22との接触部はPN逆接合となる。このた
め、ドレイン領域8、チャネルストッパ領域22(すな
わち基板4)間の耐圧は、チャネル20とチャネルスト
ッパ領域22との接触部における、チャネル20の正孔
の濃度及びチャネルストッパ領域22の不純物濃度に依
存することとなる。
ッパ領域22との接触部はPN逆接合となる。このた
め、ドレイン領域8、チャネルストッパ領域22(すな
わち基板4)間の耐圧は、チャネル20とチャネルスト
ッパ領域22との接触部における、チャネル20の正孔
の濃度及びチャネルストッパ領域22の不純物濃度に依
存することとなる。
【0020】一方、前述のように、接触部におけるチャ
ネル20の正孔の濃度は高い。そのため、図9Cにおい
て、ドレイン8とチャネル20との接触部が破壊される
前に、チャネル20とチャネルストッパ領域22との接
触部の降伏現象が起こる。従って、基板4を接地した場
合の、ドレイン領域8、基板4間の耐圧が、基板4を接
地しない場合のドレイン領域8、ソース領域6間の耐圧
に比べ、低くなるのである。
ネル20の正孔の濃度は高い。そのため、図9Cにおい
て、ドレイン8とチャネル20との接触部が破壊される
前に、チャネル20とチャネルストッパ領域22との接
触部の降伏現象が起こる。従って、基板4を接地した場
合の、ドレイン領域8、基板4間の耐圧が、基板4を接
地しない場合のドレイン領域8、ソース領域6間の耐圧
に比べ、低くなるのである。
【0021】この発明はこのような従来のトランジスタ
を改良し、強反転時のドレイン、基板間の耐圧の向上を
図ることを目的とする。
を改良し、強反転時のドレイン、基板間の耐圧の向上を
図ることを目的とする。
【0022】
【課題を解決するための手段】この発明のトランジスタ
は、基板中に設けられ、第一導電型の半導体により形成
された母領域、母領域内の所定の位置に、母領域の上面
から所定の深さに渡り設けられた、第二導電型の半導体
により形成されたソース領域、母領域内の、ソース領域
に対し所定距離をおいた位置に、母領域の上面から所定
の深さに渡り設けられた、第二導電型の半導体により形
成されたドレイン領域、母領域の一部であって、ソース
領域とドレイン領域の間にソース領域とドレイン領域に
隣接して形成されたゲート領域、ゲート領域の上面に絶
縁膜を介して設けられたゲート電極、母領域内に形成さ
れており、ゲート領域のソース領域及びドレイン領域に
接しない端部に隣接した位置に、母領域の上面から所定
の深さに渡り設けられ、母領域より高い不純物濃度を有
する第一導電型の半導体により形成されたチャネルスト
ッパ領域を備えたトランジスタにおいて、ゲート電極に
しきい値以上の電圧が印加された場合にゲート領域の絶
縁膜と接する部分に生ずるチャネルの、チャネルストッ
パ領域との接触部近傍におけるキャリア濃度を、チャネ
ルの接触部近傍以外の部分のキャリア濃度より低くする
ように構成したことを特徴とする。
は、基板中に設けられ、第一導電型の半導体により形成
された母領域、母領域内の所定の位置に、母領域の上面
から所定の深さに渡り設けられた、第二導電型の半導体
により形成されたソース領域、母領域内の、ソース領域
に対し所定距離をおいた位置に、母領域の上面から所定
の深さに渡り設けられた、第二導電型の半導体により形
成されたドレイン領域、母領域の一部であって、ソース
領域とドレイン領域の間にソース領域とドレイン領域に
隣接して形成されたゲート領域、ゲート領域の上面に絶
縁膜を介して設けられたゲート電極、母領域内に形成さ
れており、ゲート領域のソース領域及びドレイン領域に
接しない端部に隣接した位置に、母領域の上面から所定
の深さに渡り設けられ、母領域より高い不純物濃度を有
する第一導電型の半導体により形成されたチャネルスト
ッパ領域を備えたトランジスタにおいて、ゲート電極に
しきい値以上の電圧が印加された場合にゲート領域の絶
縁膜と接する部分に生ずるチャネルの、チャネルストッ
パ領域との接触部近傍におけるキャリア濃度を、チャネ
ルの接触部近傍以外の部分のキャリア濃度より低くする
ように構成したことを特徴とする。
【0023】この発明のトランジスタは、接触部近傍の
チャネルに接する絶縁膜の膜厚を、接触部近傍以外の部
分のチャネルに接する部分の絶縁膜の膜厚より厚くする
ことにより、チャネルの、チャネルストッパ領域との接
触部近傍におけるキャリア濃度を、チャネルの接触部近
傍以外の部分のキャリア濃度より低くするように構成し
たことを特徴とする。
チャネルに接する絶縁膜の膜厚を、接触部近傍以外の部
分のチャネルに接する部分の絶縁膜の膜厚より厚くする
ことにより、チャネルの、チャネルストッパ領域との接
触部近傍におけるキャリア濃度を、チャネルの接触部近
傍以外の部分のキャリア濃度より低くするように構成し
たことを特徴とする。
【0024】この発明のトランジスタは、絶縁膜をシリ
コン酸化膜とし、接触部近傍のチャネルに接する絶縁膜
の膜厚を、基板の上面に設けられた素子分離用のシリコ
ン酸化膜の膜厚とほぼ同一としたことを特徴とする。
コン酸化膜とし、接触部近傍のチャネルに接する絶縁膜
の膜厚を、基板の上面に設けられた素子分離用のシリコ
ン酸化膜の膜厚とほぼ同一としたことを特徴とする。
【0025】
【作用】この発明のトランジスタは、ゲート電極にしき
い値以上の電圧が印加された場合にゲート領域の絶縁膜
と接する部分に生ずるチャネルの、チャネルストッパ領
域との接触部近傍におけるキャリア濃度を、チャネルの
接触部近傍以外の部分のキャリア濃度より低くするよう
に構成したことを特徴とする。
い値以上の電圧が印加された場合にゲート領域の絶縁膜
と接する部分に生ずるチャネルの、チャネルストッパ領
域との接触部近傍におけるキャリア濃度を、チャネルの
接触部近傍以外の部分のキャリア濃度より低くするよう
に構成したことを特徴とする。
【0026】すなわち、ゲート電極にしきい値以上の電
圧が印加された場合、第一導電型から第二導電型へと反
転した半導体により構成されたチャネルと、第一導電型
の半導体で構成されたチャネルストッパ領域との接触部
はPN逆接合となっている。したがって、チャネルの接
触部近傍におけるキャリア濃度を低くすることにより、
接触部近傍の空乏層の広がりを大きくすることができ
る。
圧が印加された場合、第一導電型から第二導電型へと反
転した半導体により構成されたチャネルと、第一導電型
の半導体で構成されたチャネルストッパ領域との接触部
はPN逆接合となっている。したがって、チャネルの接
触部近傍におけるキャリア濃度を低くすることにより、
接触部近傍の空乏層の広がりを大きくすることができ
る。
【0027】この発明のトランジスタは、接触部近傍の
チャネルに接する絶縁膜の膜厚を、接触部近傍以外の部
分のチャネルに接する部分の絶縁膜の膜厚より厚くする
ことにより、チャネルの、チャネルストッパ領域との接
触部近傍におけるキャリア濃度を、チャネルの接触部近
傍以外の部分のキャリア濃度より低くするように構成し
たことを特徴とする。
チャネルに接する絶縁膜の膜厚を、接触部近傍以外の部
分のチャネルに接する部分の絶縁膜の膜厚より厚くする
ことにより、チャネルの、チャネルストッパ領域との接
触部近傍におけるキャリア濃度を、チャネルの接触部近
傍以外の部分のキャリア濃度より低くするように構成し
たことを特徴とする。
【0028】したがって、厚い絶縁膜に接するチャネル
部分は、ゲート電極との距離が大きいため、ゲート電極
に印加された電圧の影響を受けにくく、このためキャリ
アの濃度が低くなる。
部分は、ゲート電極との距離が大きいため、ゲート電極
に印加された電圧の影響を受けにくく、このためキャリ
アの濃度が低くなる。
【0029】この発明のトランジスタは、絶縁膜をシリ
コン酸化膜とし、接触部近傍のチャネルに接する絶縁膜
の膜厚を、基板の上面に設けられた素子分離用のシリコ
ン酸化膜の膜厚とほぼ同一としたことを特徴とする。
コン酸化膜とし、接触部近傍のチャネルに接する絶縁膜
の膜厚を、基板の上面に設けられた素子分離用のシリコ
ン酸化膜の膜厚とほぼ同一としたことを特徴とする。
【0030】したがって、素子分離用のシリコン酸化膜
を形成する工程と同一の工程において、接触部近傍のチ
ャネルに接する、厚い絶縁膜を形成することができる。
を形成する工程と同一の工程において、接触部近傍のチ
ャネルに接する、厚い絶縁膜を形成することができる。
【0031】
【実施例】図1、図2に、この発明の一実施例によるト
ランジスタであるアルミゲートMOSトランジスタの構
造を示す。図2は、アルミゲートMOSトランジスタ3
2を上面から見た模式図であり、図1Aは、そのLーL
断面、図1Bは、MーM断面の模式図である。このアル
ミゲートMOSトランジスタ32は、Pチャンネルアル
ミゲートMOSトランジスタである。
ランジスタであるアルミゲートMOSトランジスタの構
造を示す。図2は、アルミゲートMOSトランジスタ3
2を上面から見た模式図であり、図1Aは、そのLーL
断面、図1Bは、MーM断面の模式図である。このアル
ミゲートMOSトランジスタ32は、Pチャンネルアル
ミゲートMOSトランジスタである。
【0032】図1Aに示すように、母領域である基板3
4は、第一導電型の半導体であるN型半導体で構成され
ている。
4は、第一導電型の半導体であるN型半導体で構成され
ている。
【0033】基板34の所定の位置に、基板34の上面
から、所定の深さに渡り、ソース領域36が形成されて
いる。ソース領域36は、第二導電型の半導体であるP
型半導体により構成されている。基板34内には、ソー
ス領域36に対し所定距離をおいた位置に、P型半導体
により構成されたドレイン領域38が、基板34の上面
から、所定の深さに渡り形成されている。
から、所定の深さに渡り、ソース領域36が形成されて
いる。ソース領域36は、第二導電型の半導体であるP
型半導体により構成されている。基板34内には、ソー
ス領域36に対し所定距離をおいた位置に、P型半導体
により構成されたドレイン領域38が、基板34の上面
から、所定の深さに渡り形成されている。
【0034】ソース領域36及びドレイン領域38の上
面は、ほぼ、素子分離用のシリコン酸化膜であるフィー
ルド酸化膜40により覆われている。
面は、ほぼ、素子分離用のシリコン酸化膜であるフィー
ルド酸化膜40により覆われている。
【0035】ソース領域36とドレイン領域38とに挟
まれたゲート領域42のうちドレイン領域38との接触
部である第一接触部近傍42aの上面は、フィールド酸
化膜40の第一延長部40aに覆われている。ゲート領
域42の他の部分の上面は、フィールド酸化膜より薄い
シリコン酸化膜により構成されたゲート酸化膜44に覆
われている。
まれたゲート領域42のうちドレイン領域38との接触
部である第一接触部近傍42aの上面は、フィールド酸
化膜40の第一延長部40aに覆われている。ゲート領
域42の他の部分の上面は、フィールド酸化膜より薄い
シリコン酸化膜により構成されたゲート酸化膜44に覆
われている。
【0036】ゲート領域42の上面には、フィールド酸
化膜40の延長部40a及びゲート酸化膜44を介して
ゲート電極46が設けられている。ゲート電極46は、
アルミニウムにより構成されている。
化膜40の延長部40a及びゲート酸化膜44を介して
ゲート電極46が設けられている。ゲート電極46は、
アルミニウムにより構成されている。
【0037】図2に示すように、ソース領域36、ドレ
イン領域38及びゲート領域42を取囲むようにチャネ
ルストッパ領域52が形成されている。チャネルストッ
パ領域52は、基板34より高い不純物濃度を有するN
型半導体により構成され、図1Bに示すように、基板3
4の上面から所定の深さに渡り形成される。
イン領域38及びゲート領域42を取囲むようにチャネ
ルストッパ領域52が形成されている。チャネルストッ
パ領域52は、基板34より高い不純物濃度を有するN
型半導体により構成され、図1Bに示すように、基板3
4の上面から所定の深さに渡り形成される。
【0038】図1Bに示すように、チャネルストッパ領
域52に挟まれたゲート領域42のうちチャネルストッ
パ領域52との接触部である第二接触部近傍42bの上
面は、フィールド酸化膜40の第二延長部40bに覆わ
れている。ゲート領域42の他の部分の上面は、ゲート
酸化膜44に覆われている。
域52に挟まれたゲート領域42のうちチャネルストッ
パ領域52との接触部である第二接触部近傍42bの上
面は、フィールド酸化膜40の第二延長部40bに覆わ
れている。ゲート領域42の他の部分の上面は、ゲート
酸化膜44に覆われている。
【0039】次に、図1に基づいて、この実施例による
アルミゲートMOSトランジスタ32の動作を説明す
る。図1Aに示すドレイン領域38に、ドレイン電圧V
DDを印加するとともに、ソース領域36、ゲート電極
46及び基板34を接地した場合(図7A参照)、及
び、ゲート電極46に、しきい値以上の電圧VGが印加
され、基板34が接地されていない場合(図7B参照)
においては、前述の従来の高耐圧アルミゲートMOSト
ランジスタ2同様、ドレイン電圧VDDの上昇に対し、
高耐圧を示す。これは、前述の従来例同様、第一接触部
近傍42aの直上にフィールド酸化膜40の延長部40
aが形成されているため、第一接触部近傍42aにおけ
る電界の集中が緩和されるからである。
アルミゲートMOSトランジスタ32の動作を説明す
る。図1Aに示すドレイン領域38に、ドレイン電圧V
DDを印加するとともに、ソース領域36、ゲート電極
46及び基板34を接地した場合(図7A参照)、及
び、ゲート電極46に、しきい値以上の電圧VGが印加
され、基板34が接地されていない場合(図7B参照)
においては、前述の従来の高耐圧アルミゲートMOSト
ランジスタ2同様、ドレイン電圧VDDの上昇に対し、
高耐圧を示す。これは、前述の従来例同様、第一接触部
近傍42aの直上にフィールド酸化膜40の延長部40
aが形成されているため、第一接触部近傍42aにおけ
る電界の集中が緩和されるからである。
【0040】次に、ゲート電極46に、しきい値以上の
電圧VGを印加し、かつ、基板34を接地した場合(図
8A参照)の動作を、図1に基づいて説明する。ゲート
電極46に、しきい値以上の負のゲート電圧VGが印加
されると、前述の従来の高耐圧アルミゲートMOSトラ
ンジスタ2の場合同様、ゲート酸化膜44に接するゲー
ト領域42には、P型に反転したチャネル50が生ず
る。
電圧VGを印加し、かつ、基板34を接地した場合(図
8A参照)の動作を、図1に基づいて説明する。ゲート
電極46に、しきい値以上の負のゲート電圧VGが印加
されると、前述の従来の高耐圧アルミゲートMOSトラ
ンジスタ2の場合同様、ゲート酸化膜44に接するゲー
ト領域42には、P型に反転したチャネル50が生ず
る。
【0041】図1Aに示すように、ドレイン領域38、
ソース領域36間の耐圧は、上述の場合同様、フィール
ド酸化膜40の第一延長部40aの存在により、高い値
を示す。
ソース領域36間の耐圧は、上述の場合同様、フィール
ド酸化膜40の第一延長部40aの存在により、高い値
を示す。
【0042】この状態におけるMーM断面(図2参照)
を、図1Bに示す。上述のように、この実施例において
は、チャネルストッパ領域52に挟まれたゲート領域4
2のうちチャネルストッパ領域52との接触部である第
二接触部近傍42bの上面は、フィールド酸化膜40の
第二延長部40bに覆われているとともに、ゲート領域
42の他の部分の上面は、ゲート酸化膜44に覆われて
いる。
を、図1Bに示す。上述のように、この実施例において
は、チャネルストッパ領域52に挟まれたゲート領域4
2のうちチャネルストッパ領域52との接触部である第
二接触部近傍42bの上面は、フィールド酸化膜40の
第二延長部40bに覆われているとともに、ゲート領域
42の他の部分の上面は、ゲート酸化膜44に覆われて
いる。
【0043】このため、チャネル50において、膜厚が
薄いゲート酸化膜44の下方は、ゲート電極46に印加
された電圧の影響を受けやすいため正孔の濃度が高い。
一方、膜厚が厚いフィールド酸化膜40の第二延長部4
0bの下方である第二接触部近傍42bは、ゲート電極
46に印加された電圧の影響を受け難いため正孔の濃度
が低い。
薄いゲート酸化膜44の下方は、ゲート電極46に印加
された電圧の影響を受けやすいため正孔の濃度が高い。
一方、膜厚が厚いフィールド酸化膜40の第二延長部4
0bの下方である第二接触部近傍42bは、ゲート電極
46に印加された電圧の影響を受け難いため正孔の濃度
が低い。
【0044】また、前述の従来例同様、基板34は、チ
ャネルストッパ領域52を介してグランドに接地されて
いるため、N型半導体により構成されたチャネルストッ
パ領域52と、P型に反転しドレイン領域38と導通状
態にあるチャネル50との接触部は、PN逆接合となっ
ている。
ャネルストッパ領域52を介してグランドに接地されて
いるため、N型半導体により構成されたチャネルストッ
パ領域52と、P型に反転しドレイン領域38と導通状
態にあるチャネル50との接触部は、PN逆接合となっ
ている。
【0045】このため、ドレイン領域38、チャネルス
トッパ領域52(すなわち基板34)間の耐圧は、チャ
ネル50とチャネルストッパ領域52との接触部におけ
るチャネル50の正孔の濃度及びチャネルストッパ領域
52の不純物濃度に依存する。
トッパ領域52(すなわち基板34)間の耐圧は、チャ
ネル50とチャネルストッパ領域52との接触部におけ
るチャネル50の正孔の濃度及びチャネルストッパ領域
52の不純物濃度に依存する。
【0046】したがって、図1Bに示すように、第二接
触部近傍42bにおける正孔の濃度を低くした、この実
施例によるアルミゲートMOSトランジスタ32におい
ては、接触部近傍における正孔の濃度の高い(図9B参
照)従来の高耐圧アルミゲートMOSトランジスタ2に
比べ、強反転時におけるドレイン領域38、基板34間
の耐圧を高くすることができるのである。
触部近傍42bにおける正孔の濃度を低くした、この実
施例によるアルミゲートMOSトランジスタ32におい
ては、接触部近傍における正孔の濃度の高い(図9B参
照)従来の高耐圧アルミゲートMOSトランジスタ2に
比べ、強反転時におけるドレイン領域38、基板34間
の耐圧を高くすることができるのである。
【0047】図8Bは、液晶の駆動回路にこの実施例に
よるアルミゲートMOSトランジスタを使用した場合
の、回路の一部を示した図である。液晶の駆動回路にお
いては、ソースを開放した状態で、ゲートに高電圧を印
加する場合があるため、ドレイン、基板間の耐圧が、特
に問題となる。従って、本発明によるアルミゲートMO
Sトランジスタは、このような液晶の駆動回路に、特に
有効である。
よるアルミゲートMOSトランジスタを使用した場合
の、回路の一部を示した図である。液晶の駆動回路にお
いては、ソースを開放した状態で、ゲートに高電圧を印
加する場合があるため、ドレイン、基板間の耐圧が、特
に問題となる。従って、本発明によるアルミゲートMO
Sトランジスタは、このような液晶の駆動回路に、特に
有効である。
【0048】次に、図3及び図4に、この発明の一実施
例によるアルミゲートMOSトランジスタ32の製造工
程の流れの一部を示す。図3A、図3C、図4E及び図
4Gは、図2におけるLーL断面を、図3B、図3D、
図4F及び図4Hは、図2におけるMーM断面を表わし
た図である。
例によるアルミゲートMOSトランジスタ32の製造工
程の流れの一部を示す。図3A、図3C、図4E及び図
4Gは、図2におけるLーL断面を、図3B、図3D、
図4F及び図4Hは、図2におけるMーM断面を表わし
た図である。
【0049】まず、従来のアルミゲートMOSトランジ
スタの場合同様、基板34上にフィールド酸化膜40を
形成するとともに、基板34内にソース領域36、ドレ
イン領域38及びチャネルストッパ領域52を形成す
る。(図3A、B参照)。
スタの場合同様、基板34上にフィールド酸化膜40を
形成するとともに、基板34内にソース領域36、ドレ
イン領域38及びチャネルストッパ領域52を形成す
る。(図3A、B参照)。
【0050】次に、フィールド酸化膜40に、基板34
に達するゲート用開口48をエッチングにより設ける
(図3C、D参照)。この場合、図3Cに示すように、
開口48のドレイン側端部48aは、ドレイン38の端
部から所定量a内側へ寄せ、図3Dに示すように、開口
48のストッパ側端部48bは、チャネルストッパ領域
52の端部から所定量b内側へ寄せておく。
に達するゲート用開口48をエッチングにより設ける
(図3C、D参照)。この場合、図3Cに示すように、
開口48のドレイン側端部48aは、ドレイン38の端
部から所定量a内側へ寄せ、図3Dに示すように、開口
48のストッパ側端部48bは、チャネルストッパ領域
52の端部から所定量b内側へ寄せておく。
【0051】所定量a及び所定量b内側へ寄せることに
より、図1A、Bに示すように、ゲート領域42のうち
第一接触部近傍42a及び第二接触部近傍42bの上方
に、膜厚が厚いフィールド酸化膜40の第一延長部40
a及び第二延長部40bを残すのである。
より、図1A、Bに示すように、ゲート領域42のうち
第一接触部近傍42a及び第二接触部近傍42bの上方
に、膜厚が厚いフィールド酸化膜40の第一延長部40
a及び第二延長部40bを残すのである。
【0052】所定量a及び所定量bは、フィールド酸化
膜40の膜厚、ゲート領域42の幅、素子の使用目的等
により決定される。本実施例においては、所定量aを約
2ミクロンとしているが、本発明は、この値に限定され
るものではない。また、所定量a及び所定量bを大きく
すると、上述のように、ドレイン領域38、基板34間
の耐圧を高くすることができるが、強反転時のドレイン
領域38、ソース領域36間の抵抗(ON抵抗)が上昇
するため(図1参照)、耐圧とON抵抗とのバランスか
ら、使用目的に応じて所定量bを定めることが望まし
い。
膜40の膜厚、ゲート領域42の幅、素子の使用目的等
により決定される。本実施例においては、所定量aを約
2ミクロンとしているが、本発明は、この値に限定され
るものではない。また、所定量a及び所定量bを大きく
すると、上述のように、ドレイン領域38、基板34間
の耐圧を高くすることができるが、強反転時のドレイン
領域38、ソース領域36間の抵抗(ON抵抗)が上昇
するため(図1参照)、耐圧とON抵抗とのバランスか
ら、使用目的に応じて所定量bを定めることが望まし
い。
【0053】なお、この工程においては、従来のアルミ
ゲートMOSトランジスタの場合に使用するエッチング
パターンを一部変更するだけでよい。このため、製造コ
ストを上げることなく、高耐圧化を実現することができ
る。
ゲートMOSトランジスタの場合に使用するエッチング
パターンを一部変更するだけでよい。このため、製造コ
ストを上げることなく、高耐圧化を実現することができ
る。
【0054】次に、熱酸化により、開口48の底部にゲ
ート酸化膜44を形成する(図4E、F)。なお、この
実施例においては、フィールド酸化膜40の膜厚は約7
000オングストローム、ゲート酸化膜44の膜厚は、
約、900オングストロームである。もっとも、本発明
は、これらの値に限定されるものではない。
ート酸化膜44を形成する(図4E、F)。なお、この
実施例においては、フィールド酸化膜40の膜厚は約7
000オングストローム、ゲート酸化膜44の膜厚は、
約、900オングストロームである。もっとも、本発明
は、これらの値に限定されるものではない。
【0055】次に、フィールド酸化膜40に、それぞれ
チャネルストッパ領域52、ソース領域36、ドレイン
領域38に達する、ストッパ用開口54、ソース用開口
56、ドレイン用開口58を設ける。その後、それぞれ
の開口及びゲート酸化膜44上に、アース電極60、ソ
ース電極62、ドレイン電極64及びゲート電極46を
形成し、最後に、これらの上面全体を保護膜66で覆う
(図4G、H)。
チャネルストッパ領域52、ソース領域36、ドレイン
領域38に達する、ストッパ用開口54、ソース用開口
56、ドレイン用開口58を設ける。その後、それぞれ
の開口及びゲート酸化膜44上に、アース電極60、ソ
ース電極62、ドレイン電極64及びゲート電極46を
形成し、最後に、これらの上面全体を保護膜66で覆う
(図4G、H)。
【0056】次に、図5A、Bに、この発明の他の実施
例によるトランジスタであるLDD型アルミゲートMO
Sトランジスタの構造を示す。図5Aは、LDD型アル
ミゲートMOSトランジスタ72を上面から見た模式図
であり、図5Bは、そのQーQ断面の模式図である。な
お、RーR断面は、図1Bに示す図と同様である。
例によるトランジスタであるLDD型アルミゲートMO
Sトランジスタの構造を示す。図5Aは、LDD型アル
ミゲートMOSトランジスタ72を上面から見た模式図
であり、図5Bは、そのQーQ断面の模式図である。な
お、RーR断面は、図1Bに示す図と同様である。
【0057】このLDD型アルミゲートMOSトランジ
スタ72は、PチャンネルアルミゲートMOSトランジ
スタである。図5Aに示すように、ドレイン領域38及
びソース領域36を取囲むようにソース緩衝領域74及
びドレイン緩衝領域76を設けている。ソース緩衝領域
74及びドレイン緩衝領域76は、ソース領域38及び
ドレイン領域36よりも不純物濃度の低いP型半導体に
より構成されており、特にゲート領域42、ドレイン領
域38間の電界を緩和するために設けられている。
スタ72は、PチャンネルアルミゲートMOSトランジ
スタである。図5Aに示すように、ドレイン領域38及
びソース領域36を取囲むようにソース緩衝領域74及
びドレイン緩衝領域76を設けている。ソース緩衝領域
74及びドレイン緩衝領域76は、ソース領域38及び
ドレイン領域36よりも不純物濃度の低いP型半導体に
より構成されており、特にゲート領域42、ドレイン領
域38間の電界を緩和するために設けられている。
【0058】なお、所定量bについては、前述の実施例
同様、チャネルストッパ領域52の端部を基準として設
定している(図1B参照)。このように、所定量bを設
けることにより、前述の実施例同様、強反転時におけ
る、ドレイン領域38、基板34間の耐圧を高めること
ができる。
同様、チャネルストッパ領域52の端部を基準として設
定している(図1B参照)。このように、所定量bを設
けることにより、前述の実施例同様、強反転時におけ
る、ドレイン領域38、基板34間の耐圧を高めること
ができる。
【0059】また、図5Cは、DDD型アルミゲートM
OSトランジスタ82のQーQ断面の模式図である。上
面図及びRーR断面は、図5A及び図1Bに示す図と同
様である。本発明は、DDD型アルミゲートMOSトラ
ンジスタ82に対しても、上述のLDD型アルミゲート
MOSトランジスタ72に対する場合と、全く同様に適
用することができる。
OSトランジスタ82のQーQ断面の模式図である。上
面図及びRーR断面は、図5A及び図1Bに示す図と同
様である。本発明は、DDD型アルミゲートMOSトラ
ンジスタ82に対しても、上述のLDD型アルミゲート
MOSトランジスタ72に対する場合と、全く同様に適
用することができる。
【0060】なお、図1に示す実施例においては、図1
Aに示すように、所定量aを設けることにより、ゲート
領域42のうちドレイン領域38との接触部である第一
接触部近傍42aの上面を、膜厚の厚いフィールド酸化
膜40の第一延長部40aにより覆っているが、本発明
は、これに限定されるものではなく、第一延長部40a
がない場合にも適用することができる。
Aに示すように、所定量aを設けることにより、ゲート
領域42のうちドレイン領域38との接触部である第一
接触部近傍42aの上面を、膜厚の厚いフィールド酸化
膜40の第一延長部40aにより覆っているが、本発明
は、これに限定されるものではなく、第一延長部40a
がない場合にも適用することができる。
【0061】例えば、図8Bに示す液晶の駆動回路にお
いては、ゲートに高電圧を印加する場合には、もともと
ドレイン、ゲート間における電界の集中は生じにくく、
このため、第一延長部40aによる電界の集中を緩和す
る効果は低いからである。
いては、ゲートに高電圧を印加する場合には、もともと
ドレイン、ゲート間における電界の集中は生じにくく、
このため、第一延長部40aによる電界の集中を緩和す
る効果は低いからである。
【0062】したがって、このような場合には、図1B
に示すように、ゲート領域42のうちチャネルストッパ
領域52との接触部である第二接触部近傍42bの上面
に設けたフィールド酸化膜40の第二延長部40bのみ
により、ドレイン領域38、基板34間の耐圧を高める
ことができる。ただし、第一延長部40aをも設けるこ
とにより、ゲート電圧が低い場合や、ゲートが接地され
ている場合にも、耐圧を高めることができ好都合であ
る。
に示すように、ゲート領域42のうちチャネルストッパ
領域52との接触部である第二接触部近傍42bの上面
に設けたフィールド酸化膜40の第二延長部40bのみ
により、ドレイン領域38、基板34間の耐圧を高める
ことができる。ただし、第一延長部40aをも設けるこ
とにより、ゲート電圧が低い場合や、ゲートが接地され
ている場合にも、耐圧を高めることができ好都合であ
る。
【0063】また、上述の各実施例においては、図1
A、Bに示すように、第一接触部近傍42a及び第二接
触部近傍42bの上面を、フィールド酸化膜40とほぼ
同一の膜厚の第一延長部40a及び第二延長部40bに
より覆っているが、第一延長部40a又は第二延長部4
0bの膜厚を、フィールド酸化膜40の膜厚と異なるよ
うに形成してもよい。
A、Bに示すように、第一接触部近傍42a及び第二接
触部近傍42bの上面を、フィールド酸化膜40とほぼ
同一の膜厚の第一延長部40a及び第二延長部40bに
より覆っているが、第一延長部40a又は第二延長部4
0bの膜厚を、フィールド酸化膜40の膜厚と異なるよ
うに形成してもよい。
【0064】但し、これらの膜厚をほぼ同一にすること
により、フィールド酸化膜40を形成する工程で同時
に、第一延長部40a及び第二延長部40bを形成する
ことができるため好都合である。
により、フィールド酸化膜40を形成する工程で同時
に、第一延長部40a及び第二延長部40bを形成する
ことができるため好都合である。
【0065】また、素子分離用の絶縁膜、ゲート領域4
2の上部を覆う厚い絶縁膜及び薄い絶縁膜として、シリ
コン酸化膜(フィールド酸化膜40、第一延長部40
a、第二延長部40b及びゲート酸化膜44)を用いた
が、これらの一部又は全部に、シリコン酸化膜以外の絶
縁膜、例えば、シリコン窒化膜等を用いてもよい。
2の上部を覆う厚い絶縁膜及び薄い絶縁膜として、シリ
コン酸化膜(フィールド酸化膜40、第一延長部40
a、第二延長部40b及びゲート酸化膜44)を用いた
が、これらの一部又は全部に、シリコン酸化膜以外の絶
縁膜、例えば、シリコン窒化膜等を用いてもよい。
【0066】また、上述の各実施例においては、図1
A、Bに示すように、第一接触部近傍42a及び第二接
触部近傍42bの上面を、ゲート酸化膜44よりも厚い
膜厚の第一延長部40a及び第二延長部40bで覆うこ
とにより、第一接触部近傍42a及び第二接触部近傍4
2bに及ぼすゲート電極46に印加された電圧の影響を
緩和したが、本発明は、これに限定されるものではな
い。
A、Bに示すように、第一接触部近傍42a及び第二接
触部近傍42bの上面を、ゲート酸化膜44よりも厚い
膜厚の第一延長部40a及び第二延長部40bで覆うこ
とにより、第一接触部近傍42a及び第二接触部近傍4
2bに及ぼすゲート電極46に印加された電圧の影響を
緩和したが、本発明は、これに限定されるものではな
い。
【0067】例えば、第一延長部40a及び第二延長部
40bに相当する部分を削除する(図中、破線で示す部
分を絶縁膜の輪郭とする)とともに、ゲート電極46自
体を小さくすることにより、第一接触部近傍42a及び
第二接触部近傍42bに及ぼすゲート電極46に印加さ
れた電圧の影響を緩和することもできる。但し、第一接
触部近傍42a及び第二接触部近傍42bの上面を、厚
い膜厚の第一延長部40a及び第二延長部40bで覆う
ことにより、所定量a所定量b等の寸法精度を上げるこ
とができ、好都合である。
40bに相当する部分を削除する(図中、破線で示す部
分を絶縁膜の輪郭とする)とともに、ゲート電極46自
体を小さくすることにより、第一接触部近傍42a及び
第二接触部近傍42bに及ぼすゲート電極46に印加さ
れた電圧の影響を緩和することもできる。但し、第一接
触部近傍42a及び第二接触部近傍42bの上面を、厚
い膜厚の第一延長部40a及び第二延長部40bで覆う
ことにより、所定量a所定量b等の寸法精度を上げるこ
とができ、好都合である。
【0068】また、上述の各実施例においては、図2、
図5Aに示すように、ソース領域36、ドレイン領域3
8及びゲート領域42を取囲むようにチャネルストッパ
領域52が形成されているが、チャネルストッパ領域5
2の形状はこれに限るものではなく、例えば、ゲート領
域42との接触部近傍のみに設けることもできる。但
し、図2、図5Aに示すように、ソース領域36、ドレ
イン領域38及びゲート領域42を取囲むように設ける
ことにより、隣接するトランジスタとの間に生ずる寄生
トランジスタの発生を防止することができ、好都合であ
る。
図5Aに示すように、ソース領域36、ドレイン領域3
8及びゲート領域42を取囲むようにチャネルストッパ
領域52が形成されているが、チャネルストッパ領域5
2の形状はこれに限るものではなく、例えば、ゲート領
域42との接触部近傍のみに設けることもできる。但
し、図2、図5Aに示すように、ソース領域36、ドレ
イン領域38及びゲート領域42を取囲むように設ける
ことにより、隣接するトランジスタとの間に生ずる寄生
トランジスタの発生を防止することができ、好都合であ
る。
【0069】また、上述の各実施例においては、図1
A、B、図5Bに示すように、母領域が、基板34自体
である場合を例に説明したが、母領域としては、この他
に、基板の中に一定範囲に渡って作り込まれたウェル領
域もある。
A、B、図5Bに示すように、母領域が、基板34自体
である場合を例に説明したが、母領域としては、この他
に、基板の中に一定範囲に渡って作り込まれたウェル領
域もある。
【0070】また、上述の各実施例においては、Pチャ
ンネルMOSトランジスタを例に説明したが、本発明
は、NチャネルMOSトランジスタにも、同様に適用す
ることができる。
ンネルMOSトランジスタを例に説明したが、本発明
は、NチャネルMOSトランジスタにも、同様に適用す
ることができる。
【0071】さらに、本発明はアルミゲートMOSトラ
ンジスタに限定されるものではなく、ポリシリコン、シ
リサイド等、他の種類のゲートを有するトランジスタに
も適用することができる。
ンジスタに限定されるものではなく、ポリシリコン、シ
リサイド等、他の種類のゲートを有するトランジスタに
も適用することができる。
【0072】
【発明の効果】この発明のトランジスタは、ゲート電極
にしきい値以上の電圧が印加された場合にゲート領域の
絶縁膜と接する部分に生ずるチャネルの、チャネルスト
ッパ領域との接触部近傍におけるキャリア濃度を、チャ
ネルの接触部近傍以外の部分のキャリア濃度より低くす
るように構成したことを特徴とする。
にしきい値以上の電圧が印加された場合にゲート領域の
絶縁膜と接する部分に生ずるチャネルの、チャネルスト
ッパ領域との接触部近傍におけるキャリア濃度を、チャ
ネルの接触部近傍以外の部分のキャリア濃度より低くす
るように構成したことを特徴とする。
【0073】すなわち、ゲート電極にしきい値以上の電
圧が印加された場合、第一導電型から第二導電型へと反
転した半導体により構成されたチャネルと、第一導電型
の半導体で構成されたチャネルストッパ領域との接触部
はPN逆接合となっている。このため、チャネルの接触
部近傍におけるキャリア濃度を低くすることにより、接
触部近傍の空乏層の広がりを大きくすることができる。
したがって、強反転時のドレイン、基板間の耐圧を向上
させることができる。
圧が印加された場合、第一導電型から第二導電型へと反
転した半導体により構成されたチャネルと、第一導電型
の半導体で構成されたチャネルストッパ領域との接触部
はPN逆接合となっている。このため、チャネルの接触
部近傍におけるキャリア濃度を低くすることにより、接
触部近傍の空乏層の広がりを大きくすることができる。
したがって、強反転時のドレイン、基板間の耐圧を向上
させることができる。
【0074】この発明のトランジスタは、接触部近傍の
チャネルに接する絶縁膜の膜厚を、接触部近傍以外の部
分のチャネルに接する部分の絶縁膜の膜厚より厚くする
ことにより、チャネルの、チャネルストッパ領域との接
触部近傍におけるキャリア濃度を、チャネルの接触部近
傍以外の部分のキャリア濃度より低くするように構成し
たことを特徴とする。
チャネルに接する絶縁膜の膜厚を、接触部近傍以外の部
分のチャネルに接する部分の絶縁膜の膜厚より厚くする
ことにより、チャネルの、チャネルストッパ領域との接
触部近傍におけるキャリア濃度を、チャネルの接触部近
傍以外の部分のキャリア濃度より低くするように構成し
たことを特徴とする。
【0075】すなわち、厚い絶縁膜に接するチャネル部
分は、ゲート電極との距離が大きいため、ゲート電極に
印加された電圧の影響を受けにくく、このためキャリア
の濃度が低くなる。したがって、絶縁膜を厚くするとい
う単純な方法により、強反転時のドレイン、基板間の耐
圧を向上させることができる。
分は、ゲート電極との距離が大きいため、ゲート電極に
印加された電圧の影響を受けにくく、このためキャリア
の濃度が低くなる。したがって、絶縁膜を厚くするとい
う単純な方法により、強反転時のドレイン、基板間の耐
圧を向上させることができる。
【0076】この発明のトランジスタは、絶縁膜をシリ
コン酸化膜とし、接触部近傍のチャネルに接する絶縁膜
の膜厚を、基板の上面に設けられた素子分離用のシリコ
ン酸化膜の膜厚とほぼ同一としたことを特徴とする。
コン酸化膜とし、接触部近傍のチャネルに接する絶縁膜
の膜厚を、基板の上面に設けられた素子分離用のシリコ
ン酸化膜の膜厚とほぼ同一としたことを特徴とする。
【0077】すなわち、素子分離用のシリコン酸化膜を
形成する工程と同一の工程において、接触部近傍のチャ
ネルに接する、厚い絶縁膜を形成することができる。し
たがって、従来のマスクパターンを一部変更するだけで
すむため、製造コストを増加させることなく、強反転時
のドレイン、基板間の耐圧を向上させることができる。
形成する工程と同一の工程において、接触部近傍のチャ
ネルに接する、厚い絶縁膜を形成することができる。し
たがって、従来のマスクパターンを一部変更するだけで
すむため、製造コストを増加させることなく、強反転時
のドレイン、基板間の耐圧を向上させることができる。
【図面の簡単な説明】
【図1】この発明の一実施例によるMOS型トランジス
タの断面図である。
タの断面図である。
【図2】この発明の一実施例によるMOS型トランジス
タの上面図である。
タの上面図である。
【図3】及び
【図4】この発明の一実施例によるMOS型トランジス
タの製造工程の一部を示す図面である。
タの製造工程の一部を示す図面である。
【図5】この発明の他の実施例によるMOS型トランジ
スタの構成を示す図面である。
スタの構成を示す図面である。
【図6】従来のMOS型トランジスタの構成を示す図面
である。
である。
【図7】及び
【図8】MOS型トランジスタを使用した回路の例を示
す図面である。
す図面である。
【図9】従来のMOS型トランジスタの動作状態を示す
図面である。
図面である。
34・・・・・・基板
38・・・・・・ドレイン領域
40・・・・・・フィールド酸化膜
40b・・・・・第二延長部
42・・・・・・ゲート領域
42b・・・・・第二接触部近傍
46・・・・・・ゲート電極
50・・・・・・チャネル
52・・・・・・チャネルストッパ領域
Claims (2)
- 【請求項1】基板中に設けられ、第一導電型の半導体に
より形成された母領域、 前記母領域内の所定の位置に、前記母領域の上面から所
定の深さに渡り設けられた、第二導電型の半導体により
形成されたソース領域、 前記母領域内の、前記ソース領域に対し所定距離をおい
た位置に、前記母領域の上面から所定の深さに渡り設け
られた、第二導電型の半導体により形成されたドレイン
領域、 前記母領域の一部であって、前記ソース領域と前記ドレ
イン領域の間に前記ソース領域と前記ドレイン領域に隣
接して形成されたゲート領域、 前記ゲート領域の上面に絶縁膜を介して設けられたゲー
ト電極、 前記母領域内に形成されており、前記ゲート領域の前記
ソース領域及び前記ドレイン領域に接しない端部に隣接
した位置に、前記母領域の上面から所定の深さに渡り設
けられ、前記母領域より高い不純物濃度を有する第一導
電型の半導体により形成されたチャネルストッパ領域、 を備えたトランジスタにおいて、 前記ゲート電極にしきい値以上の電圧が印加された場合
に、前記ゲート領域の絶縁膜と接する部分に生ずるチャ
ネルの、前記チャネルストッパ領域との接触部近傍にお
けるキャリア濃度が、前記チャネルの前記接触部近傍以
外の部分におけるキャリア濃度より低くなるように、前記ソース領域と前記ドレイン領域とに挟まれた前記ゲ
ート領域のうちドレイン領域との接触部である第一接触
部近傍の上面は、フィールド酸化膜の第一延長部で覆
い、前記チャネルストッパ領域に挟まれたゲート領域の
うちチャネルストッパ領域との接触部である第二接触部
近傍の上面は、フィールド酸化膜の第二延長部で覆い、
前記ゲート領域のうち他の部分の上面は、フィールド酸
化膜より薄いゲート酸化膜で覆うようにしたこと、 を特徴とするトランジスタ。 - 【請求項2】請求項2のトランジスタにおいて、 前記絶縁膜をシリコン酸化膜とし、前記接触部近傍のチ
ャネルに接する絶縁膜の膜厚を、前記基板の上面に設け
られた素子分離用のシリコン酸化膜の膜厚とほぼ同一と
したこと、 を特徴とするもの。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09322094A JP3361382B2 (ja) | 1994-05-02 | 1994-05-02 | トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09322094A JP3361382B2 (ja) | 1994-05-02 | 1994-05-02 | トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07302901A JPH07302901A (ja) | 1995-11-14 |
JP3361382B2 true JP3361382B2 (ja) | 2003-01-07 |
Family
ID=14076483
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09322094A Expired - Fee Related JP3361382B2 (ja) | 1994-05-02 | 1994-05-02 | トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3361382B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7122993B2 (ja) * | 2019-03-20 | 2022-08-22 | 株式会社日立製作所 | 半導体装置およびその製造方法、並びに、半導体装置を用いた圧力伝送器 |
-
1994
- 1994-05-02 JP JP09322094A patent/JP3361382B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07302901A (ja) | 1995-11-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |