JPS5854675A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5854675A JPS5854675A JP56155335A JP15533581A JPS5854675A JP S5854675 A JPS5854675 A JP S5854675A JP 56155335 A JP56155335 A JP 56155335A JP 15533581 A JP15533581 A JP 15533581A JP S5854675 A JPS5854675 A JP S5854675A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置に係り、特に情報を電気的に書
き込み及び消去し得る不揮発性の半導体記憶装置に関す
る。
き込み及び消去し得る不揮発性の半導体記憶装置に関す
る。
情報の書き込み及び消去を電気的に行なうことの出来る
不−発性半導体記Ikk亀(お下EEPK劇と略記する
)は、従米第1図酪ζ示す構造を用いて作成さねている
。卸ち、一番亀一例えはPrM!シリコン(St )
k板l&−にフィールド酸化&2を形成して糸子饋城を
l111芝し、この素子領域表面にI型のソース及びド
レイン領域8.4を設け、−万上記集子1城上には餉l
の二酸化シリコン(8IOt)lIl!5を介してフロ
ーティングゲート6とjllllil絶縁験7とコ絶縁
ロールゲート8とを&層する。そして災に1配ドレイン
領域4上において謝lの8I0311A5の一部を10
0〔λ〕程度の麹い810g展5′としておく。なお9
は鱗シリケートガラス(P2O) @を用いて形成した
保1kiiKである。
不−発性半導体記Ikk亀(お下EEPK劇と略記する
)は、従米第1図酪ζ示す構造を用いて作成さねている
。卸ち、一番亀一例えはPrM!シリコン(St )
k板l&−にフィールド酸化&2を形成して糸子饋城を
l111芝し、この素子領域表面にI型のソース及びド
レイン領域8.4を設け、−万上記集子1城上には餉l
の二酸化シリコン(8IOt)lIl!5を介してフロ
ーティングゲート6とjllllil絶縁験7とコ絶縁
ロールゲート8とを&層する。そして災に1配ドレイン
領域4上において謝lの8I0311A5の一部を10
0〔λ〕程度の麹い810g展5′としておく。なお9
は鱗シリケートガラス(P2O) @を用いて形成した
保1kiiKである。
このJう曇こ一部された従来のEΣPROMは、フロ−
ティングゲート6とドレイン領域4の電位をそれぞれ遁
択して、トンネル効果により麹い8Aa6′を通して電
子をドレイン領域礁からフローティングゲート1ζ柱入
し、或いはフローティングゲート6からドレイン領域4
に#iき出させることにより、l1Fh込みと消去か行
なわれる。ところが上記ドレイン領域4は電源に接続さ
れているので、上記電子の注入及び掃き出しによりドレ
インIII城4内の電子が枯渇或いは飽和することがな
い。そのため注入或いは細き出す電子の亀を制御するに
は、注入及びmき出し動作時開を厳蛮に制御しなけれは
ならない。
ティングゲート6とドレイン領域4の電位をそれぞれ遁
択して、トンネル効果により麹い8Aa6′を通して電
子をドレイン領域礁からフローティングゲート1ζ柱入
し、或いはフローティングゲート6からドレイン領域4
に#iき出させることにより、l1Fh込みと消去か行
なわれる。ところが上記ドレイン領域4は電源に接続さ
れているので、上記電子の注入及び掃き出しによりドレ
インIII城4内の電子が枯渇或いは飽和することがな
い。そのため注入或いは細き出す電子の亀を制御するに
は、注入及びmき出し動作時開を厳蛮に制御しなけれは
ならない。
しかしかかる制御は必ずしも容易でなく、そのため従来
のEEPR(珈においては書き込み過剰或いは消し過ぎ
を生しる恐れがありた。
のEEPR(珈においては書き込み過剰或いは消し過ぎ
を生しる恐れがありた。
本発明の目的は上記間馳点を解消して、フローティング
ゲートに対する電子の注入及び掃き出し凰を自己制御可
能な不揮発性の半導体記憶装置を提供することにある。
ゲートに対する電子の注入及び掃き出し凰を自己制御可
能な不揮発性の半導体記憶装置を提供することにある。
以下本発明を一実施例により群細に説明する。
勤2図及び第8図は本発明の一実施例を示す象部断向1
、及び装部上面図でありて、いずれもメモリセルllk
分を示す。なお動2図は亀8加の1−厘矢視部の一■t
h1図である。
、及び装部上面図でありて、いずれもメモリセルllk
分を示す。なお動2図は亀8加の1−厘矢視部の一■t
h1図である。
亀2融及び第8図において、lはP3のシリコン基板、
2.iは電子筒船縁分麹層で図ではフイ“−ルド飯化1
1[,8,4は#型のソース及びドレイン領域、5はl
l5lの絶縁族でここではか0!躾、6はフローティン
グゲート、7はS、O,よりなる加−絶kJlll、
8はコントロールゲート、11及び12はそれぞれ如1
及び亀2の領域、18及び14はR型及び11”2M体
域、15及び16はそれぞれ8i011よりなる第2及
び第8の絶kglI14.17は第8のゲート、18は
s、o。
2.iは電子筒船縁分麹層で図ではフイ“−ルド飯化1
1[,8,4は#型のソース及びドレイン領域、5はl
l5lの絶縁族でここではか0!躾、6はフローティン
グゲート、7はS、O,よりなる加−絶kJlll、
8はコントロールゲート、11及び12はそれぞれ如1
及び亀2の領域、18及び14はR型及び11”2M体
域、15及び16はそれぞれ8i011よりなる第2及
び第8の絶kglI14.17は第8のゲート、18は
s、o。
よりなる謝4の絶縁族、19はP型のチャネルカット軸
である。
である。
上記給lの領域11及び第2の領域12は、いずれもフ
ィールド酸化i12.2’によって取り巻かれ、相1L
lkl及び他の領域と絶縁分離され、且つ両省はフィー
ルド鹸化に42′の駒佃に隣接して配設される。
ィールド酸化i12.2’によって取り巻かれ、相1L
lkl及び他の領域と絶縁分離され、且つ両省はフィー
ルド鹸化に42′の駒佃に隣接して配設される。
飴1の領域11は通電のスタックゲートを有するMI8
F−ITと伺らkる点はない。即ち第8図に見られ
る如く、先ず、#11の領域の一方曇ζ−”1Mのソー
ス領域8と他方に同じくr型のドレイン領域4が配設さ
れている。Cの2つのlit域8.4は第27gにおい
ては、それぞれ紙面の向こう側と手前鉤の位置に配電さ
れている。また上記ソース及びドレイン領域8.4番ζ
挾まれた領域kKは118図に艶られる如く、厚さ凡そ
800〔人〕の第1の絶に腺(ゲート酸化論)6を介し
て、多結晶シリコンよりなるフローティングゲート6と
、フローティングゲート6を酸化して形成した8Aより
なる1111曲絶縁[ITと、その上に多lIb晶シリ
コンよりなるコントロールゲート8が順次積層されてい
る。
F−ITと伺らkる点はない。即ち第8図に見られ
る如く、先ず、#11の領域の一方曇ζ−”1Mのソー
ス領域8と他方に同じくr型のドレイン領域4が配設さ
れている。Cの2つのlit域8.4は第27gにおい
ては、それぞれ紙面の向こう側と手前鉤の位置に配電さ
れている。また上記ソース及びドレイン領域8.4番ζ
挾まれた領域kKは118図に艶られる如く、厚さ凡そ
800〔人〕の第1の絶に腺(ゲート酸化論)6を介し
て、多結晶シリコンよりなるフローティングゲート6と
、フローティングゲート6を酸化して形成した8Aより
なる1111曲絶縁[ITと、その上に多lIb晶シリ
コンよりなるコントロールゲート8が順次積層されてい
る。
上記フローティングゲート6とコントロールゲート8が
相互に絶縁されて積脂された構造はスタックゲート20
と呼ばれているが、上記鋤1の領域11の構成は通常の
スタックゲートを有するm1I8FE’l’と変る点は
ない。
相互に絶縁されて積脂された構造はスタックゲート20
と呼ばれているが、上記鋤1の領域11の構成は通常の
スタックゲートを有するm1I8FE’l’と変る点は
ない。
たたし本笑施例においては、上記スタックゲート加が、
第1及び@2の領域11.121Ilを分離するフィー
ルド酸化膜2′上に延長され、そのgIIA部は更に第
2の餉城12のIF51の領域11に隣接する区域上に
張り出している。このスタックゲート加の延長部と謝2
の饋城12表伽との藺には、約too(A)の〜さの8
i0.よりなる@2の絶縁wL16が形成されている。
第1及び@2の領域11.121Ilを分離するフィー
ルド酸化膜2′上に延長され、そのgIIA部は更に第
2の餉城12のIF51の領域11に隣接する区域上に
張り出している。このスタックゲート加の延長部と謝2
の饋城12表伽との藺には、約too(A)の〜さの8
i0.よりなる@2の絶縁wL16が形成されている。
上述の、1l182のiII坂12のjiltの領域1
1に隣接する区域を除く残りの区域上には、前記I12
の絶縁1ill!1BよtS*い#!8のIl!、縁製
16(約600 (入)の離さの5iO1el& )か
形成され、その上に多結晶シリコンよりなる亀8のゲー
ト17が形成されてtする。なおこの勤8のゲート17
と前記スタックゲート加を鶴成するフローティングケー
ト6及びコントロールゲート8との胸はS、O,よりな
る亀4の絶縁線18により相互に絶縁されている。
1に隣接する区域を除く残りの区域上には、前記I12
の絶縁1ill!1BよtS*い#!8のIl!、縁製
16(約600 (入)の離さの5iO1el& )か
形成され、その上に多結晶シリコンよりなる亀8のゲー
ト17が形成されてtする。なおこの勤8のゲート17
と前記スタックゲート加を鶴成するフローティングケー
ト6及びコントロールゲート8との胸はS、O,よりな
る亀4の絶縁線18により相互に絶縁されている。
史に上記1182の領域12の表向には、イオン注入&
・〔よりAtj素(A@)または−(P)のような卵徽
不純物か導スされて、上記細2の絶縁線16の直下部1
こは鹿撒餉域18.(論&約司て11〕)が、また勤8
の絶61>tsノ@下ibには*mmmta(allo
t♂0(ffl−”) )が#成されている。
・〔よりAtj素(A@)または−(P)のような卵徽
不純物か導スされて、上記細2の絶縁線16の直下部1
こは鹿撒餉域18.(論&約司て11〕)が、また勤8
の絶61>tsノ@下ibには*mmmta(allo
t♂0(ffl−”) )が#成されている。
なお1示はしていないが、h2図のwkllllの上暑
こは全体を倹う保111k例えばP2O層及び各セル向
を接続する配置14が存在する。
こは全体を倹う保111k例えばP2O層及び各セル向
を接続する配置14が存在する。
次に以上のように*賊されたEkFROMlの動作につ
いて説明する。
いて説明する。
本実施例のEkFROMの書き込み及び消去動作はいず
れもトンネル効果を利用して行なう。先す惰−の書き込
みはフローティングゲート6に電子ヲ注入することによ
って行なわれるが、それには情報を書き込むべく*択さ
れたメモリセルの、fIk8のゲート17の電位をセロ
とし且つコントロールゲート8の電位を正の高電位とす
る。すると#動領域18及びl−領域諦辰び/副領域1
4の多数キャリアの電子は、コントロールゲート8とw
Siam合されたフローティングゲート6の正電位に吸
引されて、麹いfs2の絶kll16の一下に集結する
。一方上記142の絶&11115に加わる電界強度は
、第2の絶縁111116か−わめて玲いため非電に大
となる。Cの高電界によりトンネル効果を生じ、1m1
2の絶縁@ 15i11下に集結した電子は、フローテ
ィングゲート6に注入される。
れもトンネル効果を利用して行なう。先す惰−の書き込
みはフローティングゲート6に電子ヲ注入することによ
って行なわれるが、それには情報を書き込むべく*択さ
れたメモリセルの、fIk8のゲート17の電位をセロ
とし且つコントロールゲート8の電位を正の高電位とす
る。すると#動領域18及びl−領域諦辰び/副領域1
4の多数キャリアの電子は、コントロールゲート8とw
Siam合されたフローティングゲート6の正電位に吸
引されて、麹いfs2の絶kll16の一下に集結する
。一方上記142の絶&11115に加わる電界強度は
、第2の絶縁111116か−わめて玲いため非電に大
となる。Cの高電界によりトンネル効果を生じ、1m1
2の絶縁@ 15i11下に集結した電子は、フローテ
ィングゲート6に注入される。
このkA込み動作において、フローティングケート6に
注入される電子の数は、主として/製鎖k14に存在す
る電子の数に依存する。即ち、卵型領域18及び♂型領
域14は既に明らかな如く、下向は基板1との間に形成
されるr−−接合化より分離さね、上面及び@面は絶縁
膜により絶縁分離され、他のいかなる領域とも電気的に
接続されていない。そのため他から電子が補給されるこ
とがなく、従ってこの領域18.14内の電子は、フロ
ーティングゲート6への注入か進行するにつれて枯渇し
、これに伴ない注入も停止する。
注入される電子の数は、主として/製鎖k14に存在す
る電子の数に依存する。即ち、卵型領域18及び♂型領
域14は既に明らかな如く、下向は基板1との間に形成
されるr−−接合化より分離さね、上面及び@面は絶縁
膜により絶縁分離され、他のいかなる領域とも電気的に
接続されていない。そのため他から電子が補給されるこ
とがなく、従ってこの領域18.14内の電子は、フロ
ーティングゲート6への注入か進行するにつれて枯渇し
、これに伴ない注入も停止する。
本実施例においては、#動領域18は/!!!領域14
に比較して不純v71Ik度を過か゛に小さくしである
ので、上記2つの領域18.14内の電子の数は主とし
て/勘領域14”内の電子数によ5つて定まる。従りて
70−ティングゲート6への注入りは、素子の設計に賑
しては/副領域14の不純物無良と、その鵬撫及び鯵さ
を選択することにより法定でき、書き込み動作に旨−て
は電子が枯渇する仁とによ・り龜巳制御される。
に比較して不純v71Ik度を過か゛に小さくしである
ので、上記2つの領域18.14内の電子の数は主とし
て/勘領域14”内の電子数によ5つて定まる。従りて
70−ティングゲート6への注入りは、素子の設計に賑
しては/副領域14の不純物無良と、その鵬撫及び鯵さ
を選択することにより法定でき、書き込み動作に旨−て
は電子が枯渇する仁とによ・り龜巳制御される。
上記書き込み動作に1し、選択されないメモリセル、即
ち書き込み禁止のメモリセルに対しては、コントロール
ゲート8を正電位にすると共に、第8のゲー)17も正
の電位とする。このようにすることKより、#動領域1
8及び/a領域14内の電子畔すべて第8のゲート17
−下の第8の絶縁@tSと/副領域14との界向に集結
し、フローティングゲート6には流入しない。
ち書き込み禁止のメモリセルに対しては、コントロール
ゲート8を正電位にすると共に、第8のゲー)17も正
の電位とする。このようにすることKより、#動領域1
8及び/a領域14内の電子畔すべて第8のゲート17
−下の第8の絶縁@tSと/副領域14との界向に集結
し、フローティングゲート6には流入しない。
情報の消去、即ちフローティングゲート6に注入された
電子を排出するには、コントロールゲート8の電位をゼ
ロとし、且つ第8のゲー)17の電位を正の為電位とす
る。このようにすると第8の絶縁膜16と/副領域14
の界面伯近のポテンシャルは正の高電位に引き上けられ
、これ番こより形成された空之珈の先端かts2の絶縁
膜16の下ににじみ出す。そのため第2の絶111.展
16中に前述の書き込み動作の場合とは逆向きの高電界
か生成され、このMIIL界薯ζよりトンネル効果を生
じ、フローティングケート6に蓄えられていた電子はN
型領域18及び/WM@tjk14に細キ出される。こ
のように電子か排出されて来ると、第8の絶縁膜16と
/副領域14との界面のポテンシャルは次第に低下し、
これに伴ない自0述のIhlの動lの絶l1IFIk1
5に加わる電界も次第に−まり、電子の排出も遂には停
止する。
電子を排出するには、コントロールゲート8の電位をゼ
ロとし、且つ第8のゲー)17の電位を正の為電位とす
る。このようにすると第8の絶縁膜16と/副領域14
の界面伯近のポテンシャルは正の高電位に引き上けられ
、これ番こより形成された空之珈の先端かts2の絶縁
膜16の下ににじみ出す。そのため第2の絶111.展
16中に前述の書き込み動作の場合とは逆向きの高電界
か生成され、このMIIL界薯ζよりトンネル効果を生
じ、フローティングケート6に蓄えられていた電子はN
型領域18及び/WM@tjk14に細キ出される。こ
のように電子か排出されて来ると、第8の絶縁膜16と
/副領域14との界面のポテンシャルは次第に低下し、
これに伴ない自0述のIhlの動lの絶l1IFIk1
5に加わる電界も次第に−まり、電子の排出も遂には停
止する。
上記消去動作の際、消去禁止のメモリセルに対しては、
餉8のゲー)17に正の電圧を印加すると共に、コント
ロールゲート8にも正の高い電比を印加する仁とにより
、フローティングゲート6の電位を−める。この結果、
@2の絶に族16には高l1lL昇か加わらす、従って
電子の排出も起らない。
餉8のゲー)17に正の電圧を印加すると共に、コント
ロールゲート8にも正の高い電比を印加する仁とにより
、フローティングゲート6の電位を−める。この結果、
@2の絶に族16には高l1lL昇か加わらす、従って
電子の排出も起らない。
以上の如く本実施例暑こおいては書き込み及び消去とも
自己側−1さね、書き込み過剰や消し過ぎをiしること
かなくなり、記憶装置の信執度が向上する。
自己側−1さね、書き込み過剰や消し過ぎをiしること
かなくなり、記憶装置の信執度が向上する。
なお前述の駅、明では、Illのメモリセルに対するk
き込み及び消去について述べたか、同様にして本鈍明の
31;kPROliは、バイト単位で書き込み及び消去
を行なうことか可能である。つまり、各メモリ七歩Φ−
ントロールゲート8はそれぞれ所定のワード線(図示せ
ず)にte&されているので、−奉択されたアドレス魯
ζ対応するワード線の電位を正またはゼロとし、各メモ
リセルの勤8のゲート17の電位をそれぞれゼロまたは
正とする乙とにより、バイト単位で書き込みまたは消去
が可能である。
き込み及び消去について述べたか、同様にして本鈍明の
31;kPROliは、バイト単位で書き込み及び消去
を行なうことか可能である。つまり、各メモリ七歩Φ−
ントロールゲート8はそれぞれ所定のワード線(図示せ
ず)にte&されているので、−奉択されたアドレス魯
ζ対応するワード線の電位を正またはゼロとし、各メモ
リセルの勤8のゲート17の電位をそれぞれゼロまたは
正とする乙とにより、バイト単位で書き込みまたは消去
が可能である。
なお本発明は上記−実11r−限定されるものではなく
、更曇こ1々変形して実施し得る。
、更曇こ1々変形して実施し得る。
例えば第1.第2.第8の絶縁1ike、 15.16
の厚さ及び材質は極々過択し得るものである。ただし、
亀2の絶縁膜12は前述の11き込み及び油去動作時に
印加する電比番こより、電界化依存するトンネル電流(
Fowler Nordh@im亀流)が流れる厚さで
あること、及び他の絶縁llJ&5.16はトンネル電
流の流れない厚さであることが必姿である。
の厚さ及び材質は極々過択し得るものである。ただし、
亀2の絶縁膜12は前述の11き込み及び油去動作時に
印加する電比番こより、電界化依存するトンネル電流(
Fowler Nordh@im亀流)が流れる厚さで
あること、及び他の絶縁llJ&5.16はトンネル電
流の流れない厚さであることが必姿である。
また上記−実施鉤では、6gの領域12内に不純物11
1&の興なる2つの@城を形成したが、これに代えて第
2の領域12内全域にわた9て不純物濃度を異ならしめ
ることなく、単一区域としてもよい。
1&の興なる2つの@城を形成したが、これに代えて第
2の領域12内全域にわた9て不純物濃度を異ならしめ
ることなく、単一区域としてもよい。
以上説@した如く本発明により、情報の書き込み及び相
去が自己側−され過正に行なわれる不鉢発性の半導体装
瓢が提供された。
去が自己側−され過正に行なわれる不鉢発性の半導体装
瓢が提供された。
第1図は従来の半導体記憶装置の説明に供するた、・め
のmsrrm図、第21及び第8図は本発明の一実施例
を示す要部断向図及び装部上面図である。 −において、lは通導tmを1する半導体基板、2、i
は素子1lIk5縁分麹胸、8.4はソース及びドレイ
ン領域、5.15.16はそれぞれ第1.第2゜如8の
絶縁膜、6はフローティングゲート、丁は層@絶縁製、
8はコントロールゲート、11及び12は第1及び鍮2
の領域、18.14はいずれもj1魯電型領域で、18
は第2の鎖板12のうち勤lの領域11に111級する
区域、14は残りの区域、17はaSのゲート、別はス
タックケートを示す。
のmsrrm図、第21及び第8図は本発明の一実施例
を示す要部断向図及び装部上面図である。 −において、lは通導tmを1する半導体基板、2、i
は素子1lIk5縁分麹胸、8.4はソース及びドレイ
ン領域、5.15.16はそれぞれ第1.第2゜如8の
絶縁膜、6はフローティングゲート、丁は層@絶縁製、
8はコントロールゲート、11及び12は第1及び鍮2
の領域、18.14はいずれもj1魯電型領域で、18
は第2の鎖板12のうち勤lの領域11に111級する
区域、14は残りの区域、17はaSのゲート、別はス
タックケートを示す。
Claims (1)
- 一導電型を有する半導体基板表向化形成された素子駒絶
縁分離lII化より相互舒こ絶縁分離され且つ#接して
配設されたjIlの領域及び第2の領域とからなる素子
領域を有し、a素子領域の前記第1の領域上に、2フロ
ーテイングゲート、JIS間絶に膜、コントロールゲー
トが順次積層されたスタックゲートが第1の絶縁膜を介
して形成されてなり、前記第2の領域表向は逆導電型層
・こ形紙されてなり、販I2の領域の前記第lの領域に
l11接せる区域上に、1記第1の絶縁層より小なる厚
さを有する第2の絶W*を介して前記スタックゲートの
鴬長部が配設され、前記第2の領域の前記#81の領域
に1ikせる区域を除く残りの区域上に、前記スタック
ゲートとは相互豪と絶縁された鋤8のゲートが、前記第
2の絶縁層より大なる厚さを有する#18の絶縁膜を介
して形成されてなることを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56155335A JPS5854675A (ja) | 1981-09-28 | 1981-09-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56155335A JPS5854675A (ja) | 1981-09-28 | 1981-09-28 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5854675A true JPS5854675A (ja) | 1983-03-31 |
JPH0143470B2 JPH0143470B2 (ja) | 1989-09-20 |
Family
ID=15603637
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56155335A Granted JPS5854675A (ja) | 1981-09-28 | 1981-09-28 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5854675A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6114766A (ja) * | 1984-06-27 | 1986-01-22 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 半導体装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53149404U (ja) * | 1977-04-28 | 1978-11-24 | ||
JPS5439333U (ja) * | 1977-08-25 | 1979-03-15 |
-
1981
- 1981-09-28 JP JP56155335A patent/JPS5854675A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53149404U (ja) * | 1977-04-28 | 1978-11-24 | ||
JPS5439333U (ja) * | 1977-08-25 | 1979-03-15 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6114766A (ja) * | 1984-06-27 | 1986-01-22 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 半導体装置 |
JPH0569314B2 (ja) * | 1984-06-27 | 1993-09-30 | Philips Nv |
Also Published As
Publication number | Publication date |
---|---|
JPH0143470B2 (ja) | 1989-09-20 |
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