JPS5850411Y2 - デ−タ・チヤネル装置 - Google Patents

Description

【考案の詳細な説明】 本考案は、データ・チャネル装置、特に複数個の周辺装
置に対応してもうけられる複数の副制御装置と該各側制
御装置に接続される共通制御装置とを有するデータ・チ
ャネル装置において、上記共通制御装置が各副制御装置
からの処理要求を時分割的に多重処理を行なうに当って
、比較的安価になったＩＣメモリの如きローカル記憶装
置を用い、共通制御レジスタの内容を交換するようにし
たデータ・チャネル装置に関するものである。

データ処理システムは、一般に中央処理装置、メモリ装
置、データ・チャネル装置、入出力制御装置、入出力装
置が階層状に連げいされる。

そして上記データ・チャネル装置は例えばマイクロプロ
グラム制御で動作する共通制御装置と、上記複数の入出
力制御装置に対応するサブチャネル装置と呼ばれる複数
の副制御装置とをそなえている。

データ・チャネル装置は、処理を遂行する上で各種の制
御語をそなえており、該制御語にもとづいて処理を実行
してゆく。

この場合１つの副制御装置に対する処理を中断して、他
の副制御装置に対する処理を開始する際には、上記制御
語を交換することが必要となる。

本考案は、上記制御語を交換するためにローカル記憶装
置を採用することによって、システム全体を安価に構成
することを目的としている。

そしてそのため、本考案のデータ・チャネル装置は、複
数個の周辺装置に対応してもうけられる複数の副制御装
置と該各側制御装置に接続される共通制御装置とを有す
るデータ・チャネル装置において、上記共通制御装置は
、マイクロプログラム制御方式を用いて上記各副制御装
置からの処理要求に対する処理を時分割的に切替えて行
なうよう構成されると共に上記各副制御装置からの処理
要求に対して共通にもうけられる共通制御レジスタと上
記各副制御装置に対応したアドレスを有するローカル記
憶装置とをそなえ、上記共通制御レジスタは少なくとも
コマンド情報レジスタとフラグ情報レジスタとアドレス
情報レジスタとステータス情報レジスタとワード・カウ
ンタ情報レジスタとデータ・アドレス情報レジスタとを
そなえると共に、上記ローカル記憶装置は上記対応した
アドレスに夫々の該当する副制御装置の処理に対応して
少なくとも上記コマンド情報レジスタの内容とフラグ情
報レジスタの内容とアドレス情報レジスタの内容とステ
ータス情報レジスタの内容とワード・カウンタ情報レジ
スタの内容とデータ・アドレス情報レジスタの内容とを
格納するよう構成されてなり、現在実行中の副制御装置
に対する処理を中断し他の副制御装置の処理要求に対す
る処理を開始する際、上記中断直前における上記共通制
御レジスタの各内容を上記ローカル記憶装置の現在処理
中の副制御装置に割当てられたアドレスに格納し、上記
ローカル記憶装置の上記別の副制御装置に割当てられた
アドレスから上記共通制御レジスタに対応した各情報を
読出して当該共通制御レジスタにセットするようにした
ことを特徴としている。

以下図面を参照しつつ説明する。

第１図は本考案が適用されるデータ処理システムの一実
施例構成、第２図はデータ・チャネル装置におけるチャ
ネル多重装置の従来構成例、第３図はデータ・チャネル
装置におけるチャネル多重装置の本考案による一実施例
構成、第４図は本考案に用いるローカル記憶装置の記憶
内容を表わす−実施伊ＩＬ第５図は第３図図示構成の動
作を説明するタイム・チャートを表す。

第１図において、１は中央処理装置、２は主メモリ装置
、３はデータ・チャネル装置であって本考案の対象とさ
れるもの、４はチャネル多重装置であって本考案にいう
共通制御装置に対応するもの、５−０ないし５−３は夫
々サブチャネル装置であって本考案にいう副制御装置に
対応するもの、６ないし１３は夫々入出力制御装置、１
４ないし２５は夫々入出力装置を表わしている。

データ・チャネル装置３は信号線Ｓ１を介して中央処理
装置１と接続され、またバス線Ｂ１を介して主メモリ装
置２と接続される。

更にデータ・チャネル装置３における各サブチャネル装
置５−ロないし５−３は各々入出力インタフェース＝ｌ
ＯＩＦないし＋３ＩＦを介して入出力制御装置６ないし
１３と接続され、該入出力制御装置を介して入出力装置
１４ないし２５との間でデータの授受を行なう。

第２図はチャネル多重装置の従来構成例を示している。

図示の如くチャネル多重装置４は主メモリ装置２とバス
線Ｂ１を介して接続されるが、該バス線Ｂ１は、メモリ
・アドレス・バス（ＭＡＲ）メモリ・ストア・データ・
バス（ＭＤＢ）、およびメモリ・アンサ・データ・バス
（ＭＷＢ）からなる。

サブチャネル装置５−ロないし５−３との接続はマルチ
プレクサ（ＭＰＸ）２６を介して行なわれ、該マルチプ
レクサ２６において接続対象となるサブチャネル装置５
−ロないし５−３の１つが選択される。

制御部２Ｔは、マイクロプログラムを格納する制御記憶
装置（ｃＭ）２Ｂ、該記憶装置２８から読出されたマイ
クロ命令を保持するマイクロ命令レジスタ（ＣＭＩＲ）
２９、実行すべきマイクロ・プログラム・アドレスを格
納するマイクロ・プログラム・アドレス・レジスタ（Ｃ
ＭＡＲ）３０−０ないし３０−３、および上記アドレス
・レジスタの内容をプラスｌする加算器３１をそなえて
いる。

そして上記マイクロ・プロクラム・アドレス・レジスタ
（ＣＭＡＲ）３０−０ないし３０−３は夫々各サブチャ
ネル装置５−０ないし５−３に対応してもうけられてい
る。

今１つのサブチャネル装置例えば５−０が接続されてい
るときアドレス・レジスタ３０−０の内容にもとづいて
制御記憶装置２８がアクセスされ、マイクロ命令がマイ
クロ命令レジスタ２９に読出されて対応する処理が行な
われる。

そしてアドレス・レジスタ３０−０の内容が更新されて
次次と処理が進められる。

ある時点で該処理が中断されて、サブチャネル装置例え
ば５−１に対する処理に切換わるとき、アドレス・レジ
スタ３０−１の内容にもとすいて処理が進められるが、
上記アドレス・レジスタ３０−０内には中断されたサブ
チャネル装置５−０についての処理がどこまで進んでい
たかはアドレス・レジスタ３０−０の内容で知ることが
できる。

データ部３２は、上述のデータ・チャネル装置特有の各
種制御語または情報を保持するために制御レジスタ３３
ないし３８を夫々各サブチャネル装置対応にもうけてい
る。

また更に各サブチャネル装置に共通な要素であるデータ
一時蓄積用バッファ（ＬＲ）３９、±１加算を行なう±
１７ダー４０、各種信号をテストするテスト装置４１．
および±１７ダー４０とテスト装置４１との出力を検査
するデテクタ装置４２をそなえている。

ちなみにデータ・チャネル装置は次の如き制御語にもと
づいて処理を進める。

即ちチャネル・アドレス語として、チャネル・コマンド
語が格納される主メモリ装置２上のアドレス情報（ＣＭ
Ａ）をそなえ、チャネル・コマンド語として、入出力動
作種別を表わすコマンド情報（ＣＭＣ）、チャネルの特
殊動作例えばコマンド・チェインやデータ・チェインな
どを指示するプラグ情報（ＦＬＡＧ）、データ転送量を
表わすワード・カウンタ情報（ＷＣ）、転送すべきデー
タを格納しまたは読出す主メモリ装置２上のアドレスを
表わすデータ・アドレス情報（ＤＡ）をもっている。

またチャネル語は、マルチプレクサ・チャネルの場合に
使用され、上述のチャネル・アドレス語およびチャネル
・コマンド語から編集される入出力装置対応に存在する
情報である。

更にチャネル・ステータス語は、プログラムに対して入
出力命令の終了を報告するための情報で上述のチャネル
・アドレス語、チャネル・コマンド語および入出力装置
のステータス情報やチャネル装置のステータス情報を編
集したものである。

そして次の如き手順によって起動処理が進められる。

即ち、■ チャネル多重装置４は、中央処理装置１（第
１図）から入出力命令を受信すると、上記チャネル・ア
ドレス語を主メモリ装置２から読出す。

■ チャネル多重装置４は、その内容にもとづいて引続
きチャネル・コマンド語を主メモリ装置２から読出す。

■ 次に読出されたチャネル・コマンド語をチェックし
、入出力動作を遂行する正当な内容であれば、サブチャ
ネル装置の１つを起動する。

■ サブチャネル装置は該当する入出力装置を、入出力
インタフェースの定められた手順にしたがって起動する
。

■ 入出力装置を起動した結果はチャネル多重装置４に
対して通知され、チャネル多重装置４がその結果を判断
し、中央処理装置１に対し入出力命令の応答を行なうと
共に、サブチャネル装置に対し次の処理を指示する。

■ マルチプレクサ・チャネル装置の場合には、上記入
出力装置の起動終了後にチャネル語を主メモリ装置２に
格納し、チャネル多重装置およびサブチャネル装置は他
の入出力装置に対する入出力命令または他の入出力装置
からのデータ転送要求や終了報告要求を受付ける。

チャネル多重装置４は、上記起動処理の間、該当するサ
ブチャネル装置との処理のみを遂行しているのではなく
、当然性のサブチャネル装置からのデータ転送処理また
は終結処理を並列して処理するものであり、速やかに処
理する必要がある。

このためチャネル多重装置４は、チャネル・コマンド語
やチャネル語などの各種制御情報を各サブチャネル装置
対応に保持する必要がある。

更にチャネル多重装置がマルチプログラム制御方式を用
いた場合、各サブチャネル装置対応の処理を時分割的に
行なうために、各サブチャネル装置対応に処理の進行を
表わすマイクロプログラム・アドレス情報および処理状
態を表わす各種状態情報を保持する必要がある。

上記の如き処理を実行してゆく必要性があるため、第２
図図示の従来のチャネル多重装置４は、サブチャネル装
置対応の処理を時分割的に並列処理するために、各サブ
チャネル装置対応の各種制御情報を個々のレジスタによ
って保持するようにしている。

これは、成るサブチャネル装置の処理を中断して他のサ
ブチャネル装置の処理を開始する際の切替時間を極力少
なくするという理由によるものであるが、そのために、
非常に多くの金物（ＩＣなど）を必要とし経済性の面で
難点をもっている。

本考案においては、上記の難点を除くために、各サブチ
ャネル装置対応にアドレスをもつローカル記憶装置を具
備しておき、制御レジスタとしては各サブチャネル装置
に対して共通に用意するようにしている。

そして、処理対象のサブチャネル装置が変わるたびに、
制御レジスタとローカル記憶装置との間で各種制御情報
の入れ換えを行なうようにしている。

第３図は本考案によるチャネル多重装置４の一実施例構
成を示し、第２図図示の構成にくらべてレジスタ３３な
いし３８は夫々共通に１つのみをそなえると共に、ロー
カル記憶装置（ＬＭ）４３がＰＢＵＳとＲＢＵＳとに接
続され、更にアドレス・レジスタ（ＣＭＡＲ）３０を加
算器３１によって加算した結果を一時的に蓄積するセー
ブ・レジスタ（ＳＶＲ）４４をそなえている。

なお、上記レジスタ３３はステータス情報レジスタ、レ
ジスタ３４はフラグ情報レジスタ、レジスタ３５はコマ
ンド情報レジスタ、レジスタ３６はアドレス情報レジス
タ、レジスタ３７はワード・カウンタ情報レジスタ、レ
ジスタ３８はデータ・アドレス情報レジスタを表わして
いる。

ローカル記憶装置４３の記憶内容は、第４図に示されて
おり、各サブチャネル装置毎に２語分が割り当てられて
いる。

最初の語には、マイクロプログラム・アドレス・レジス
タ（ＣＭＡＲ）の内容、コマンド情報（ＣＭＣ）、フラ
グ情報（ＦＬ−ＡＧ）、アドレス情報（ＣＭＡ）を記述
する。

また次の語には、ステータス情報（ＳＴＴ）、ワード・
カウンタ情報（ＷＣ）、データ・アドレス情報（ＤＡ）
を記述する。

次に第３図図示の構成の動作について第５図図示のタイ
ム・チャートを参照しつつ説明する。

今、第ｎサイクルにおいて＃０サブチャネル装置５−０
に対する処理を実行中であるとすると、レジスタ３０．
３３，３４，３５，３６，３７，３Ｂの各制御レジスタ
には４＝ｏサブチャネル装置５−０に対応する情報を保
持している。

ｉｎサイクルのＩ相りロックでは、レジスタ３０の内容
で与えられるｉ番地の情報が制御記憶装置２８から読出
されてレジスタ２９にセットされ、またセーブ・レジス
タ４４にはレジスタ３０の内容に＋１された結果がセッ
トされる。

マイクロ命令・レジスタ２９の内容は、図示してないが
、各種デコーダにより解読され、第ｎサイクルにおける
データ部３２などの動作を制御する。

次に■相りロックでは、セーブ・レジスタ４４の内容が
アドレス・レジスタ３０にセットされ、第ｎ＋１サイク
ルで実行すべきマイクロ命令を記憶装置２８から読出す
べくアクセスが行なわれる。

第ｎ ＋ １サイクルでは、第ｎサイクルと同様に■相
りロックにおいてマイクロ命令・レジスタ２９やセーブ
・レジスタ４４がセットされる。

ここで第ｎ＋１サイクルは、４／−Ｏサブチャネル装置
５−０に対応する処理を中断するサイクルであるとする
。

なお中断するか否かの判断は、マイクロ命令中の特定ビ
ットによる指示および他サブチャネル装置からの処理要
求の到来などの条件によつて行なわれる。

今４ｏサブチャネル装置５−００処理を中断した後には
、例えば春１サブチャネル装置５−１の処理が開始され
るものとする。

この場合、第ｎ＋１サイクルには、ｉ千１番地の内容に
よる＋Ｏサブチャネル装置５−０に対応する処理が行な
われ、更に制御レジスタの内容をローカル記憶装置４３
内の＋−０サブチヤネル装置に対応する番地に退避する
動作が並列して行なわれる。

制御レジスタの内容の退避は記憶装置４３Ｑ語長制限に
よりここでは２回にわけて行なわれる。

即ち先ず■相りロックから■相りロックまでの間におい
て第ｎ＋１サイクル中変化しないレジスタ４４（ＣＭＡ
Ｒ）、レジスタ３４（ＦＬＡＧ）、レジスタ３５（ＣＭ
Ｃ）、レジスタ３６（ＣＭＡ）の内容を記憶装置４３上
の第０番地に格納する。

なお中断可能なマイクロプログラム・ステップでは上記
情報を変化させることがないステップであるとして説明
したが、これはマイクロプログラム作成において容易に
指定可能であり特に処理の連続性などが損われるもので
はない。

次に■相りロックから第ｎ＋２サイクルの■相りロック
までの間において、残りのレジスタ３３（ＳＴＴ）、３
７（ＷＣ）、３Ｂ（ＤＡ）の内容が記憶装置２８の第１
番地に退避される。

第ｎ＋２サイクルはマイクロ制御上では無効動作となる
が、この間に次に処理すべき一！Ｐｌサブチャネル装置
の各種制御情報を記憶装置２８から各匍脚レジスタに復
元する動作が行なわれる。

各種制御情報の復元は、退避の場合と同様に、図示の場
合２回にわけて行なわれる。

即ち先ず■相りロックから■相りロックまでの間におい
て、記憶装置４３の第２番地がアクセスされ情報ＣＭＡ
Ｒ。

ＣＭＣ，ＦＬＡＧ、ＣＭＡが読出されて対応するレジス
タにセットされる。

レジスタ３０に情報ＣＭＡＲが■相りロックでセットさ
れると、直ちに記憶装置２８の第ｊ番地に対してアクセ
スが開始され、第ｎ＋３サイクルにおいて＋１サブチャ
ネル装置５−１に対応する処理が可能となる。

次に■相りロックから第ｎ＋３サイクルの■相りロック
までの間において、記憶装置の第３番地がアクセスされ
情報ＳＴＴ、ＷＣ，ＤＡが読出され対応するレジスタに
セットされる。

第ｎ＋３サイクルでは、ここから４：１すブチャネル装
置５−１に対応する処理が開始される訳であるが、■相
りロックにおいて記憶装置２８の第ｊ番地の内容がマイ
クロ命令レジスタ２９にセットされ、またセーブ・レジ
スタ４４に次々第ｊ千１番地をアクセスすべきアドレス
情報がセットされる。

つづいて■相りロックではセーブ・レジスタ４４の内容
がレジスタ３０にセットされ、次番地即ち第ｊ ＋１番
地がアクセスされる。

以下同様にして第ｎ＋４サイクル以降ひきつづいて＋１
サブチャネル装置５−１に対する処理が他サブチャネル
装置から処理要求などによって中断されるまで継続され
る。

そして他サブチャネル装置に対応する処理に切替わると
きには上述と同様に退避と復元が行なわれる。

以上説明した如く、本考案によれば制御レジスタは各サ
ブチャネル装置に対して共通に１面のみで足り、高集積
論理素子を用いるデータ・チャネル装置を実現する場合
にきわめて有効である。

【図面の簡単な説明】

第１図は本考案が適用されるデータ処理システムの一実
施例構成、第２図はデータ・チャネル装置におけるチャ
ネル多重装置の従来構成例、第３図はデータ・チャネル
装置におけるチャネル多重装置の本考案による一実施例
構成、第４図は本考案に用いるローカル記憶装置の記憶
内容を表わす一実施例、第５図は第３図図示構成の動作
を説明するタイム・チャートを示す。 図中、１は中央処理装置、２は主メモリ装置、３はデー
タ・チャネル装置、４は共通制御装置、５−ロないし５
−３は夫々副制御装置、６ないし１３は夫々入出力制御
装置、２８は制御記憶装置、３０はマイクロ・プログラ
ム・アドレス・レジスタ、３３ないし３８は夫々共通制
御レジスタ、４３はローカル記憶装置を表わす。

Claims (2)

【実用新案登録請求の範囲】
1. （１） 複数個の周辺装置に対応してもうけられる複
   数の副制御装置と該容態制御装置に接続される共通制御
   装置とを有するデータ・チャネル装置において、上記共
   通制御装置は、マイクロプログラム制御方式を用いて上
   記各副制御装置からの処理要求に対する処理を時分割的
   に切替えて行なうよう構成されると共に上記各副制御装
   置からの処理要求に対して共通にもうけられる共通制御
   レジスタと上記各副制御装置に対応したアドレスを有す
   るローカル記憶装置とをそなえ、上記共通制御レジスタ
   は少なくともコマンド情報レジスタとフラグ情報レジス
   タとアドレス情報レジスタとステータス情報レジスタと
   ワード・カウンタ情報レジスタとデータ・アドレス情報
   レジスタとをそなえると共に、上記ローカル記憶装置は
   上記対応したアドレスに夫々の該当する副制御装置の処
   理に対応して少なくとも上記コマンド情報レジスタの内
   容とフラグ情報レジスタの内容とアドレス情報レジスタ
   の内容とステータス情報レジスタの内容とワード・カウ
   ンタ情報レジスタの内容とデータ・アドレス情報レジス
   タの内容とを格納するよう構成されてなり、現在実行中
   の副制御装置に対する処理を中断し他の副制御装置の処
   理要求に対する処理を開始する際、上記中断直前におけ
   る上記共通制御レジスタの各内容を上記ローカル記憶装
   置の現在処理中の副制御装置に割当てられたアドレスに
   格納し、上記ローカル記憶装置の上記別の副制御装置に
   割当てられたアドレスから上記共通制御レジスタに対応
   した各情報を読出して当該共通制御レジスタにセットす
   るようにしたことを特徴とするデータ・チャネル装置。
2. （２）上記ローカル記憶装置は、上記現在実行中の副制
   御装置に対する処理における上記中断直前のマイクロプ
   ログラムロアドレス・レジスタの内容を格納するよう構
   成され、かつ上記別の副制御装置に対する処理に対応す
   るマイクロ・アドレス・レジスタ情報を上記マイクロプ
   ログラム・アドレス・レジスタにセットするようにした
   ことを特徴とする実用新案登録請求の範囲第（１）項記
   載のデータ・チャネル装置。