JPH0554009A - プログラムロード方式 - Google Patents
プログラムロード方式Info
- Publication number
- JPH0554009A JPH0554009A JP21767591A JP21767591A JPH0554009A JP H0554009 A JPH0554009 A JP H0554009A JP 21767591 A JP21767591 A JP 21767591A JP 21767591 A JP21767591 A JP 21767591A JP H0554009 A JPH0554009 A JP H0554009A
- Authority
- JP
- Japan
- Prior art keywords
- program
- transfer area
- additional processor
- master transfer
- main memory
- Prior art date
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- Pending
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- Multi Processors (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】
【目的】複数の付加プロセッサローカルメモリへのプロ
グラムのロード時間を短縮させる。 【構成】ＣＰＵ１からメモリアドレス生成回路３にメイ
ンメモリ７内のマスタ転送エリアへの切換指示がある
と、マスタ転送エリア切換回路５が働き、メインメモリ
７内には付加プロセッサローカルメモリ８，９を同時に
読み書きできるマスタ転送エリアがマッピングされる。
マスタ転送エリア切換回路５は付加プロセッサ側メモリ
アドレス生成回路６を制御し、付加プロセッサ側メモリ
アドレス生成回路６がメインメモリ７内のマスタ転送エ
リアへマッピングすることにより、メインメモリ７内の
マスタ転送エリアからは、付加プロセッサローカルメモ
リ８，９へ同時に転送が行える。
グラムのロード時間を短縮させる。 【構成】ＣＰＵ１からメモリアドレス生成回路３にメイ
ンメモリ７内のマスタ転送エリアへの切換指示がある
と、マスタ転送エリア切換回路５が働き、メインメモリ
７内には付加プロセッサローカルメモリ８，９を同時に
読み書きできるマスタ転送エリアがマッピングされる。
マスタ転送エリア切換回路５は付加プロセッサ側メモリ
アドレス生成回路６を制御し、付加プロセッサ側メモリ
アドレス生成回路６がメインメモリ７内のマスタ転送エ
リアへマッピングすることにより、メインメモリ７内の
マスタ転送エリアからは、付加プロセッサローカルメモ
リ８，９へ同時に転送が行える。
Description
【０００１】
【産業上の利用分野】本発明はプログラムロード方式に
関し、特に周辺装置等を制御する付加プロセッサを有す
る電子計算機の付加プロセッサ用のプログラムロード方
式に関する。
関し、特に周辺装置等を制御する付加プロセッサを有す
る電子計算機の付加プロセッサ用のプログラムロード方
式に関する。
【０００２】
【従来の技術】従来この種のプログラムロード方式は、
メインメモリ内に１個の付加プロセッサに対し１個のプ
ログラム転送エリアを持ち、補助記憶装置に格納されて
いる付加プロセッサ用プログラムをローダが、一旦プロ
グラム転送エリアへ転送し、プログラム転送エリアにプ
ログラムが書き込まれると、付加プロセッサ側のローカ
ルメモリに自動的に書込まれる構成となっている。
メインメモリ内に１個の付加プロセッサに対し１個のプ
ログラム転送エリアを持ち、補助記憶装置に格納されて
いる付加プロセッサ用プログラムをローダが、一旦プロ
グラム転送エリアへ転送し、プログラム転送エリアにプ
ログラムが書き込まれると、付加プロセッサ側のローカ
ルメモリに自動的に書込まれる構成となっている。
【０００３】
【発明が解決しようとする課題】この従来のプログラム
ロード方式では、メインメモリ内に１個の付加プロセッ
サに対して１個のプログラム転送エリアを有する構成と
なっていて、同様の機能を持つ複数の付加プロセッサに
同一のプログラムをロードする場合、１個の付加プロセ
ッサのプログラムロードが終ってから、次の付加プロセ
ッサのプログラムロードを行う方式をとっているので、
同様の機能を持つ複数の付加プロセッサを有する電子計
算機システムでは、その複数個分のプログラムロードを
行う必要があり、したがって、付加プロセッサの個数が
増えるほどプログラムロード時間が大きなるという問題
点がある。
ロード方式では、メインメモリ内に１個の付加プロセッ
サに対して１個のプログラム転送エリアを有する構成と
なっていて、同様の機能を持つ複数の付加プロセッサに
同一のプログラムをロードする場合、１個の付加プロセ
ッサのプログラムロードが終ってから、次の付加プロセ
ッサのプログラムロードを行う方式をとっているので、
同様の機能を持つ複数の付加プロセッサを有する電子計
算機システムでは、その複数個分のプログラムロードを
行う必要があり、したがって、付加プロセッサの個数が
増えるほどプログラムロード時間が大きなるという問題
点がある。
【０００４】
【課題を解決するための手段】本発明のプログラムロー
ド方式は、周辺装置を制御する同様な機能を持つ複数個
の付加プロセッサを備える電子計算機の付加プロセッサ
用のプログラムロード方式において、前記電子計算機は
前記複数個の付加プロセッサに対し同一のプログラムを
格納するマスタ転送エリアを備えるメインメモリを有
し、前記同一プログラムを格納するマスタ転送エリアか
ら前記複数個の付加プロセッサのローカルメモリへ同時
に転送する場合に同時にアクセスするアドレス制御手段
を有している。
ド方式は、周辺装置を制御する同様な機能を持つ複数個
の付加プロセッサを備える電子計算機の付加プロセッサ
用のプログラムロード方式において、前記電子計算機は
前記複数個の付加プロセッサに対し同一のプログラムを
格納するマスタ転送エリアを備えるメインメモリを有
し、前記同一プログラムを格納するマスタ転送エリアか
ら前記複数個の付加プロセッサのローカルメモリへ同時
に転送する場合に同時にアクセスするアドレス制御手段
を有している。
【０００５】
【実施例】次に本実施例について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を適用する電子計
算機を示すブロック図、図２は図１に示す本適用例にお
ける複数の付加プロセッサローカルメモリのプログラム
ロードの手順を示す流れ図、図３は本適用例におけるメ
インメモリのメモリ構成を示し、（ａ）はプログラムロ
ード時のエリアを示す図、（ｂ）はプログラムロード完
了時のエリアを示す図である。
算機を示すブロック図、図２は図１に示す本適用例にお
ける複数の付加プロセッサローカルメモリのプログラム
ロードの手順を示す流れ図、図３は本適用例におけるメ
インメモリのメモリ構成を示し、（ａ）はプログラムロ
ード時のエリアを示す図、（ｂ）はプログラムロード完
了時のエリアを示す図である。
【０００７】図１において、本適用例の電子計算機は補
助記憶装置（図示省略）からのプログラムが格納される
メインメモリ７と、付加プロセッサローカルメモリ８，
９と、メインメモリ７および付加プロセッサローカルメ
モリ８，９のアドレスを制御するアドレス制御部２と、
本適用例の電子計算機全体を制御するＣＰＵ１とを有し
て構成している。
助記憶装置（図示省略）からのプログラムが格納される
メインメモリ７と、付加プロセッサローカルメモリ８，
９と、メインメモリ７および付加プロセッサローカルメ
モリ８，９のアドレスを制御するアドレス制御部２と、
本適用例の電子計算機全体を制御するＣＰＵ１とを有し
て構成している。
【０００８】アドレス制御部２はＣＰＵ１の制御によっ
てメインメモリ７のアドレスを生成するメモリアドレス
生成回路３と、メインメモリ７内のインタフェースエリ
アおよびマスタ転送エリアとを切替えるインタフェース
切替回路４およびマスタ転送エリア切換回路５と、マス
タ転送エリア切換回路５によって制御されて付加プロセ
ッサローカルメモリ８，９のアドレスを生成する付加プ
ロセッサ側ローカルメモリアドレス生成回路６とを有し
て構成している。
てメインメモリ７のアドレスを生成するメモリアドレス
生成回路３と、メインメモリ７内のインタフェースエリ
アおよびマスタ転送エリアとを切替えるインタフェース
切替回路４およびマスタ転送エリア切換回路５と、マス
タ転送エリア切換回路５によって制御されて付加プロセ
ッサローカルメモリ８，９のアドレスを生成する付加プ
ロセッサ側ローカルメモリアドレス生成回路６とを有し
て構成している。
【０００９】メインメモリ７は、図３の（ｂ）に示すよ
うに付加プロセッサ８，９に対するそれぞれのインタフ
ェースエリア７２，７３を有し、このインタフェースエ
リア７２，７３から付加プロセッサローカルメモリ８，
９への個別のプログラムおよびデータが読み書きされ
る。又、メインメモリ７は図３の（ａ）に示すように、
付加プロセッサローカルメモリ８，９に対する同一のプ
ログラムが格納されるマスタ転送エリア７１を有してい
る。
うに付加プロセッサ８，９に対するそれぞれのインタフ
ェースエリア７２，７３を有し、このインタフェースエ
リア７２，７３から付加プロセッサローカルメモリ８，
９への個別のプログラムおよびデータが読み書きされ
る。又、メインメモリ７は図３の（ａ）に示すように、
付加プロセッサローカルメモリ８，９に対する同一のプ
ログラムが格納されるマスタ転送エリア７１を有してい
る。
【００１０】次に、本適用例における付加プロセッサロ
ーカルメモリへの同一プログラムの同時転送動作につい
て図１、図２、図３を用いて説明する。
ーカルメモリへの同一プログラムの同時転送動作につい
て図１、図２、図３を用いて説明する。
【００１１】ＣＰＵ１からメモリアドレス生成回路３
に、マスタ転送エリア７１への切替指示（ＣＰＵ１へは
ローダプログラムが切換指示を命令する）があると、マ
スタ転送エリア切換回路５が働き、メインメモリ７には
付加プロセッサローカルメモリ８，９へ同時に読み書き
できるマスタ転送エリア７１がマッピングされる。
に、マスタ転送エリア７１への切替指示（ＣＰＵ１へは
ローダプログラムが切換指示を命令する）があると、マ
スタ転送エリア切換回路５が働き、メインメモリ７には
付加プロセッサローカルメモリ８，９へ同時に読み書き
できるマスタ転送エリア７１がマッピングされる。
【００１２】マスタ転送エリア切換回路５は付加プロセ
ッサ側メモリアドレス生成回路６を制御し、付加プロセ
ッサ側メモリアドレス生成回路６がメインメモリ７のマ
スタ転送エリア７１へマッピングすることにより、メイ
ンメモリ７内のマスタ転送エリア７１からは、付加プロ
セッサローカルメモリ８，９へ同時に転送が行える。
ッサ側メモリアドレス生成回路６を制御し、付加プロセ
ッサ側メモリアドレス生成回路６がメインメモリ７のマ
スタ転送エリア７１へマッピングすることにより、メイ
ンメモリ７内のマスタ転送エリア７１からは、付加プロ
セッサローカルメモリ８，９へ同時に転送が行える。
【００１３】次に本適用例のプログラムロードについて
図１，図２および図３を用いて説明する。
図１，図２および図３を用いて説明する。
【００１４】本適用例の電子計算機の電源投入あるいは
再ロード要求によって（Ｓ１１）、ＣＰＵ１のローダが
起動されると（Ｓ１２）、ＣＰＵ１はアドレス制御部２
を制御し、付加プロセッサローカルメモリ８，９全て
を、メインメモリ７のマスタ転送エリア７１を指すよに
する（Ｓ１３）。ＣＰＵ１は補助記憶装置（図示省略）
からメインメモリ７へ付加プロセッサローカルメモリ
８，９に展開されるプログラムを読み込み（Ｓ１４）マ
スタ転送エリア７１へ転送する（Ｓ１５）。マスタ転送
エリア７１と、付加プロセッサローカルメモリ８，９
は、物理的に同じメモリに見えているので、補助記憶装
置のプログラムは付加プロセッサローカルメモリ８，９
へ自動的にロードされる。
再ロード要求によって（Ｓ１１）、ＣＰＵ１のローダが
起動されると（Ｓ１２）、ＣＰＵ１はアドレス制御部２
を制御し、付加プロセッサローカルメモリ８，９全て
を、メインメモリ７のマスタ転送エリア７１を指すよに
する（Ｓ１３）。ＣＰＵ１は補助記憶装置（図示省略）
からメインメモリ７へ付加プロセッサローカルメモリ
８，９に展開されるプログラムを読み込み（Ｓ１４）マ
スタ転送エリア７１へ転送する（Ｓ１５）。マスタ転送
エリア７１と、付加プロセッサローカルメモリ８，９
は、物理的に同じメモリに見えているので、補助記憶装
置のプログラムは付加プロセッサローカルメモリ８，９
へ自動的にロードされる。
【００１５】最後にＣＰＵ１はアドレス制御部２を制御
し、それぞれの付加プロセッサローカルメモリ８，９
を、付加プロセッサ毎のメインメモリ７のインタフェー
スエリア７２，７３にマッピングする（Ｓ１６）。
し、それぞれの付加プロセッサローカルメモリ８，９
を、付加プロセッサ毎のメインメモリ７のインタフェー
スエリア７２，７３にマッピングする（Ｓ１６）。
【００１６】
【発明の効果】以上説明したように本発明は、周辺装置
を制御する同様な機能を持つ複数個の付加プロセッサを
備える電子計算機の付加プロセッサ用のプログラムロー
ド方式において、電子計算機は複数個の付加プロセッサ
に対し同一のプログラムを格納するマスタ転送エリアを
備えるメインメモリを有し、同一プログラムをマスタ転
送エリアから複数個の付加プロセッサのローカルメモリ
へ同時に転送する場合に同時にアクセスするアドレス制
御手段を有すことにより、マスタ転送エリアから複数個
の付加プロセッサのローカルメモリへ同時にプログラム
をロードすることができるので、従来よりロード時間を
短縮することができる効果がある。
を制御する同様な機能を持つ複数個の付加プロセッサを
備える電子計算機の付加プロセッサ用のプログラムロー
ド方式において、電子計算機は複数個の付加プロセッサ
に対し同一のプログラムを格納するマスタ転送エリアを
備えるメインメモリを有し、同一プログラムをマスタ転
送エリアから複数個の付加プロセッサのローカルメモリ
へ同時に転送する場合に同時にアクセスするアドレス制
御手段を有すことにより、マスタ転送エリアから複数個
の付加プロセッサのローカルメモリへ同時にプログラム
をロードすることができるので、従来よりロード時間を
短縮することができる効果がある。
【図１】本発明の一実施例を適用する電子計算機を示す
ブロック図である。
ブロック図である。
【図２】図１に示す本適用例における複数の付加プロセ
ッサローカルメモリへのプログラムロードの手順を示す
流れ図である。
ッサローカルメモリへのプログラムロードの手順を示す
流れ図である。
【図３】本適用例におけるメインメモリのメモリ構成を
示し、（ａ）はプログラムロード時のエリアを示す図、
（ｂ）はプログラムロード完了時のエリアを示す図であ
る。
示し、（ａ）はプログラムロード時のエリアを示す図、
（ｂ）はプログラムロード完了時のエリアを示す図であ
る。
１ ＣＰＵ ２ アドレス制御部 ３ メモリアドレス生成回路 ４ インタフェースエリア切換回路 ５ マスタ転送エリア切換回路 ６ 付加プロセッサ側メモリアドレス生成回路 ７ メインメモリ ８，９ 付加プロセッサローカルメモリ １０ バス
Claims (1)
- 【請求項１】 周辺装置を制御する同様な機能を持つ複
数個の付加プロセッサを備える電子計算機の付加プロセ
ッサ用のプログラムロード方式において、前記電子計算
機は前記複数個の付加プロセッサに対し同一のプログラ
ムを格納するマスタ転送エリアを備えるメインメモリを
有し、前記同一プログラムを格納するマスタ転送エリア
から前記複数個の付加プロセッサのローカルメモリへ同
時に転送する場合に同時にアクセスするアドレス制御手
段を有することを特徴とするプログラムロード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21767591A JPH0554009A (ja) | 1991-08-29 | 1991-08-29 | プログラムロード方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21767591A JPH0554009A (ja) | 1991-08-29 | 1991-08-29 | プログラムロード方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554009A true JPH0554009A (ja) | 1993-03-05 |
Family
ID=16707965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21767591A Pending JPH0554009A (ja) | 1991-08-29 | 1991-08-29 | プログラムロード方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554009A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002077845A1 (en) * | 2001-03-22 | 2002-10-03 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
| US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| US7093104B2 (en) | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
| US7139882B2 (en) | 2001-03-22 | 2006-11-21 | Sony Computer Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
-
1991
- 1991-08-29 JP JP21767591A patent/JPH0554009A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002077845A1 (en) * | 2001-03-22 | 2002-10-03 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
| US6809734B2 (en) | 2001-03-22 | 2004-10-26 | Sony Computer Entertainment Inc. | Resource dedication system and method for a computer architecture for broadband networks |
| US6826662B2 (en) | 2001-03-22 | 2004-11-30 | Sony Computer Entertainment Inc. | System and method for data synchronization for a computer architecture for broadband networks |
| US7093104B2 (en) | 2001-03-22 | 2006-08-15 | Sony Computer Entertainment Inc. | Processing modules for computer architecture for broadband networks |
| US7139882B2 (en) | 2001-03-22 | 2006-11-21 | Sony Computer Entertainment Inc. | Memory protection system and method for computer architecture for broadband networks |
| US7233998B2 (en) | 2001-03-22 | 2007-06-19 | Sony Computer Entertainment Inc. | Computer architecture and software cells for broadband networks |
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