JPH057738B2 - - Google Patents
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- JPH057738B2 JPH057738B2 JP58203837A JP20383783A JPH057738B2 JP H057738 B2 JPH057738 B2 JP H057738B2 JP 58203837 A JP58203837 A JP 58203837A JP 20383783 A JP20383783 A JP 20383783A JP H057738 B2 JPH057738 B2 JP H057738B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
- Logic Circuits (AREA)
- Information Transfer Systems (AREA)
Description
〔発明の技術分野〕
この発明は、内部で記憶されているデータの交
換制御の容易化を図つた記憶装置に関する。 〔発明の技術的背景〕 記憶装置を備えたデータ処理システムたとえば
マイクロプロセツサ等において、上記記憶装置内
に記憶されているデータの交換操作は基本的な動
作の1つである。 このようなデータ交換操作を必要とする記憶装
置は従来、第1図のように構成されている。第1
図においては1はn個のレジスタR0,R1,…
Ro-1からなるレジスタフアイルである。上記レ
ジスタフアイル1内のレジスタRはレジスタ選択
回路2によつてそのうちの1つが選択されるよう
になつている。上記レジスタ選択回路2には(m
+1)ビツトの選択情報sj(j=0、1、…m)
が入力されており、この情報sjの組合せによりn
ビツトの選択信号SRi(i=0、1、…n−1)
のうちの1つが選択され、さらにこの選択信号に
対応して上記1つのレジスタRが選択される。3
は上記選択されたレジスタRに対してのデータの
入出力制御(I/O制御)を行なう入出力制御装
置であり、この入出力制御装置3には、種々のデ
ータが転送されるデータバス4が接続されてい
る。さらに第1図において5は2つのテンポラリ
レジスタTM0,TM1からなるテンポラリレジス
タフアイルであり、このテンポラリレジスタフア
イル5と上記データバス4との間にはテンポラリ
レジスタフアイル用の入出力制御装置6が設けら
れている。 このような構成でなる記憶装置において、たと
えばレジスタR1とRo-1とのデータ交換は次のよ
うにして行なわれる。まず始めに、レジスタ選択
回路2によつてレジスタR1を選択し、このレジ
スタR1内の記憶データを、入出力制御装置3、
データバス4およびもう1つの入出力制御装置6
を通してテンポラリレジスタフアイル5内の1つ
のレジスタTM0に一時的に記憶させる。同様に
レジスタRo-1を選択して、その記憶データをテ
ンポラリレジスタフアイル5内の他のレジスタ
TM1に一時的に記憶させる。次に上記とは逆の
経路で、すなわち入出力制御装置6、データバス
4および入出力制御装置3の経路を通じ上記レジ
スタTM1の記憶データをレジスタR1に書き込む。
最後に、レジスタTM0を選択してその記憶デー
タをレジスタRo-1に書き込む。以上の動作をま
とめると次のようになる。 R1→TM0 Ro-1→TM1 TM1→R1 TM0→Ro-1 なお、アキユムレータを有するシステムでは、
テンポラリレジスタTM0,TM1のいずれか一方
がアキユムレータで兼用される場合がある。 〔背景技術の問題点〕 このように、従来の記憶装置では、データ交換
を行なうためにレジスタフアイル1以外に2個の
レジスタが必要であり、レジスタ相互間のデータ
転送動作が少なくとも4回は必要である。このう
ち前者はシステムの複雑化をもたらし、後者はデ
ータ交換に要する時間が長くなつて高速化の達成
を実現できなくしている。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的は高速にデータの交換が
可能でありかつ余分なレジスタ等の記憶回路が不
要な記憶装置を提供することにある。 〔発明の概要〕 この発明によれば、複数のレジスタを有し、選
択信号に応じていずれか1つのレジスタが選択さ
れるレジスタフアイルと、内部状態が予め設定さ
れこの内部状態および上記選択信号を交換するた
めの1対の交換情報に応じて内部状態が更新さ
れ、レジスタの選択時にはこの内部状態と入力さ
れるレジスタ選択情報に対応して上記選択信号を
出力する選択回路とを備えた記憶装置が提供され
ている。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明
する。第2図はこの発明の記憶装置の一実施例に
係る構成を示す回路図である。図において11は
たとえば4個のレジスタR0,R1,R2,R3からな
るレジスタフアイルである。また12は上記レジ
スタフアイル11内のいずれか1つのレジスタR
を選択するためのレジスタ選択回路であり、この
レジスタ選択回路12の動作は大別してレジスタ
Rの選択動作とこのレジスタ選択動作時に用いら
れる選択信号の交換動作との2つがある。このう
ちのレジスタ選択信号時、上記レジスタ選択回路
12には“1”のレジスタ選択タイミングパルス
φREGと2ビツトの選択情報s0、s1とが入力され、
このときの入力情報s0、s1の組合せおよび内部状
態に応じてレジスタ選択回路12は4ビツトの選
択信号SR0、SR1、SR2、SR3のうちの1つを
“1”にする。選択信号の交換動作時、上記レジ
スタ選択回路12は“0”の選択信号交換タイミ
ングパルスと2つのタイミングパルスφEX1,
φEX2および各2ビツトの交換情報(s0、s1)と
(s0′、s1′)が入力され、レジスタ選択回路12は
いままでの内部状態と交換情報(s0、s1)および
(s0′、s1′)に応じて内部状態を更新する。13は
上記レジスタ選択回路12で選択された1つのレ
ジスタRに対してデータの入出力制御を行なう入
出力制御装置であり、この入出力制御装置13に
は、種々のデータが転送されるデータバス14が
接続されている。なお、上記データバス14には
図示しないALU、入出力制御装置等が接続され
ている。 第3図は第2図中のレジスタ選択回路12を詳
細に示す回路図である。前記選択情報もしくは交
換情報(s0、s1)はインバータ31,32にそれ
ぞれ供給されるとともに排他的論理和ゲート(以
下EX−ORゲート)33,34にそれぞれ供給
される。また前記交換情報(s0′、s1′)は上記EX
−ORゲート33,34にそれぞれ供給される。
また第3図において400〜403は前記選択信号
SR0〜SR3のレベル設定を行なうための選択信号
レベル設定回路であり、信号SR0の設定するため
の1つ選択信号レベル設定回路400は次のよう
に構成されている。ANDゲート410は選択信号
SR0を得るためのものであり、その一方入力端子
にはANDゲート420からの出力r0が、他方入力
端には前記レジスタ選択タイミングパルスφREGが
入力されている。上記ANDゲート420には2つ
のEX−ORゲート430,440からの出力が並列
的に入力されている。上記一方のEX−ORゲー
ト430には前記インバータ31の出力として得
られる情報s0の反転情報0およびT型フリツプフ
ロツプ450の出力が並列的に入力されている。
上記他方のEX−ORゲート440には前記インバ
ータ32の出力として得られる情報s1の反転情報
s1およびもう1つのT型フリツプフロツプ460
の出力が並列的に入力されている。上記両T型フ
リツプフロツプ450,460は、ANDゲート4
70の出力として得られるクロツクパルスφROが
“1”に設定されているときに入力が“0”であ
ればそのままの状態を保持し、入力が“1”であ
ればその状態を反転させるフリツプフロツプであ
り、一方のフリツプフロツプ450の入力として
前記EX−ORゲート33の出力EX0が入力され、
他方のフリツプフロツプ460の入力として前記
EX−ORゲート34の出力EX1が入力されてい
る。上記ANDゲート470にはリセツト優先のD
型フリツプフロツプ48の出力と前記タイミング
パルスφEX2が並列的に入力されている。上記D型
フリツプフロツプ480には入力として前記AND
ゲート420の出力r0が、リセツト入力として前
記選択信号交換タイミングパルスが、また
クロツクパルスとして前記タイミングパルスφEX1
がそれぞれ入力され、タイミングパルスφEX1が
“1”のときに入力が一度でも“1”になればそ
れ以降“1”を保持し、そうでなければ“0”を
保持するように制御される。またリセツト入力す
なわちタイミングパルスが“1”にされて
いるときにはリセツト状態にされ、その出力は
“0”にされる。上記1つの選択信号レベル設定
回路400以外のものもこれとほぼ同様に構成さ
れており、対応する個所にはその符号の末尾に異
なる小文字の数字を付してその説明は省略する。
信号SR1を設定するための選択信号レベル設定回
路401が上記のものと異なつている点は、EX−
ORゲート431に前記情報0の代りにs0が入力さ
れているところにある。信号SR2を設定するため
の選択信号レベル設定回路402が上記回路400
と異なつている点は、EX−ORゲート442に前
記情報1の代りにs1が入力されているとこにあ
る。信号SR3を選択するための選択信号レベル設
定回路403が上記回路400と異なつている点
は、EX−ORゲート433に前記情報0が入力さ
れる代りに情報s0が入力されているところ、EX
−ORゲート442に前記情報1が入力される代り
に情報s1が入力されているところにある。 次に上記のように構成された記憶装置の動作を
説明する。まず、初期状態のとき、すなわち電源
の投入後にいずれのパルスおよび情報も入力され
ていない状態のとき、第3図中のすべてのT型フ
リツプフロツプ45,46の状態は“0”にされ
ている。次にこの状態でレジスタフアイル11内
の1つのレジスタR0を選択するために、レジス
タ選択回路12に共に“0”にされた選択情報
(s0、s1)と“1”のレジスタ選択タイミングパ
ルスφREGを入力する。このとき、2つのインバー
タ31,32によつて0,1が共に“1”に設定
され、選択信号レベル設定回路400内のEX−
ORゲート430,440の出力が共に“1”にさ
れ、これによつてANDゲート42の出力r0が
“1”にされる。ここで他の選択信号レベル設定
回路401,402,403では、各2つのEX−
ORゲート43,44のうちのいずれか一方もし
くは両方が“0”にされるので、各ANDゲート
421,422,423の出力r1,r2,r3はすべて
“0”にされる。したがつて、レジスタ選択タイ
ミングパルスφREGが“1”にされたときにAND
ゲート410を通して1ビツトの選択信号SR0の
みが“1”にされ、これによりレジスタフアイル
11内の1つのレジスタR0が選択される。一方、
選択情報s0を“1”に、s1を“0”にすれば、今
度は選択信号レベル設定回路401内のEX−OR
ゲート431,441の出力がr1が“1”にされ
て、パルスφREGが“1”にされたときにはAND
ゲート411を通して1ビツトの選択信号SR1の
みが“1”にされる。これと同様に選択情報s0を
“0”に、s1を“1”にすればパルスφREGの“1”
の期間に選択信号SR2のみが“1”にされ、s0を
“1”にかつs1を“1”にすればパルスφREGの
“1“の期間に選択信号SR3のみが“1”にされ
る。したがつて、初期状態のとき、2ビツトの選
択情報(s0、s1)とこれの組合せに対応して選択
されるレジスタフアイル11内のレジスタとの関
係は下記の表に示す通りである。
換制御の容易化を図つた記憶装置に関する。 〔発明の技術的背景〕 記憶装置を備えたデータ処理システムたとえば
マイクロプロセツサ等において、上記記憶装置内
に記憶されているデータの交換操作は基本的な動
作の1つである。 このようなデータ交換操作を必要とする記憶装
置は従来、第1図のように構成されている。第1
図においては1はn個のレジスタR0,R1,…
Ro-1からなるレジスタフアイルである。上記レ
ジスタフアイル1内のレジスタRはレジスタ選択
回路2によつてそのうちの1つが選択されるよう
になつている。上記レジスタ選択回路2には(m
+1)ビツトの選択情報sj(j=0、1、…m)
が入力されており、この情報sjの組合せによりn
ビツトの選択信号SRi(i=0、1、…n−1)
のうちの1つが選択され、さらにこの選択信号に
対応して上記1つのレジスタRが選択される。3
は上記選択されたレジスタRに対してのデータの
入出力制御(I/O制御)を行なう入出力制御装
置であり、この入出力制御装置3には、種々のデ
ータが転送されるデータバス4が接続されてい
る。さらに第1図において5は2つのテンポラリ
レジスタTM0,TM1からなるテンポラリレジス
タフアイルであり、このテンポラリレジスタフア
イル5と上記データバス4との間にはテンポラリ
レジスタフアイル用の入出力制御装置6が設けら
れている。 このような構成でなる記憶装置において、たと
えばレジスタR1とRo-1とのデータ交換は次のよ
うにして行なわれる。まず始めに、レジスタ選択
回路2によつてレジスタR1を選択し、このレジ
スタR1内の記憶データを、入出力制御装置3、
データバス4およびもう1つの入出力制御装置6
を通してテンポラリレジスタフアイル5内の1つ
のレジスタTM0に一時的に記憶させる。同様に
レジスタRo-1を選択して、その記憶データをテ
ンポラリレジスタフアイル5内の他のレジスタ
TM1に一時的に記憶させる。次に上記とは逆の
経路で、すなわち入出力制御装置6、データバス
4および入出力制御装置3の経路を通じ上記レジ
スタTM1の記憶データをレジスタR1に書き込む。
最後に、レジスタTM0を選択してその記憶デー
タをレジスタRo-1に書き込む。以上の動作をま
とめると次のようになる。 R1→TM0 Ro-1→TM1 TM1→R1 TM0→Ro-1 なお、アキユムレータを有するシステムでは、
テンポラリレジスタTM0,TM1のいずれか一方
がアキユムレータで兼用される場合がある。 〔背景技術の問題点〕 このように、従来の記憶装置では、データ交換
を行なうためにレジスタフアイル1以外に2個の
レジスタが必要であり、レジスタ相互間のデータ
転送動作が少なくとも4回は必要である。このう
ち前者はシステムの複雑化をもたらし、後者はデ
ータ交換に要する時間が長くなつて高速化の達成
を実現できなくしている。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的は高速にデータの交換が
可能でありかつ余分なレジスタ等の記憶回路が不
要な記憶装置を提供することにある。 〔発明の概要〕 この発明によれば、複数のレジスタを有し、選
択信号に応じていずれか1つのレジスタが選択さ
れるレジスタフアイルと、内部状態が予め設定さ
れこの内部状態および上記選択信号を交換するた
めの1対の交換情報に応じて内部状態が更新さ
れ、レジスタの選択時にはこの内部状態と入力さ
れるレジスタ選択情報に対応して上記選択信号を
出力する選択回路とを備えた記憶装置が提供され
ている。 〔発明の実施例〕 以下図面を参照してこの発明の一実施例を説明
する。第2図はこの発明の記憶装置の一実施例に
係る構成を示す回路図である。図において11は
たとえば4個のレジスタR0,R1,R2,R3からな
るレジスタフアイルである。また12は上記レジ
スタフアイル11内のいずれか1つのレジスタR
を選択するためのレジスタ選択回路であり、この
レジスタ選択回路12の動作は大別してレジスタ
Rの選択動作とこのレジスタ選択動作時に用いら
れる選択信号の交換動作との2つがある。このう
ちのレジスタ選択信号時、上記レジスタ選択回路
12には“1”のレジスタ選択タイミングパルス
φREGと2ビツトの選択情報s0、s1とが入力され、
このときの入力情報s0、s1の組合せおよび内部状
態に応じてレジスタ選択回路12は4ビツトの選
択信号SR0、SR1、SR2、SR3のうちの1つを
“1”にする。選択信号の交換動作時、上記レジ
スタ選択回路12は“0”の選択信号交換タイミ
ングパルスと2つのタイミングパルスφEX1,
φEX2および各2ビツトの交換情報(s0、s1)と
(s0′、s1′)が入力され、レジスタ選択回路12は
いままでの内部状態と交換情報(s0、s1)および
(s0′、s1′)に応じて内部状態を更新する。13は
上記レジスタ選択回路12で選択された1つのレ
ジスタRに対してデータの入出力制御を行なう入
出力制御装置であり、この入出力制御装置13に
は、種々のデータが転送されるデータバス14が
接続されている。なお、上記データバス14には
図示しないALU、入出力制御装置等が接続され
ている。 第3図は第2図中のレジスタ選択回路12を詳
細に示す回路図である。前記選択情報もしくは交
換情報(s0、s1)はインバータ31,32にそれ
ぞれ供給されるとともに排他的論理和ゲート(以
下EX−ORゲート)33,34にそれぞれ供給
される。また前記交換情報(s0′、s1′)は上記EX
−ORゲート33,34にそれぞれ供給される。
また第3図において400〜403は前記選択信号
SR0〜SR3のレベル設定を行なうための選択信号
レベル設定回路であり、信号SR0の設定するため
の1つ選択信号レベル設定回路400は次のよう
に構成されている。ANDゲート410は選択信号
SR0を得るためのものであり、その一方入力端子
にはANDゲート420からの出力r0が、他方入力
端には前記レジスタ選択タイミングパルスφREGが
入力されている。上記ANDゲート420には2つ
のEX−ORゲート430,440からの出力が並列
的に入力されている。上記一方のEX−ORゲー
ト430には前記インバータ31の出力として得
られる情報s0の反転情報0およびT型フリツプフ
ロツプ450の出力が並列的に入力されている。
上記他方のEX−ORゲート440には前記インバ
ータ32の出力として得られる情報s1の反転情報
s1およびもう1つのT型フリツプフロツプ460
の出力が並列的に入力されている。上記両T型フ
リツプフロツプ450,460は、ANDゲート4
70の出力として得られるクロツクパルスφROが
“1”に設定されているときに入力が“0”であ
ればそのままの状態を保持し、入力が“1”であ
ればその状態を反転させるフリツプフロツプであ
り、一方のフリツプフロツプ450の入力として
前記EX−ORゲート33の出力EX0が入力され、
他方のフリツプフロツプ460の入力として前記
EX−ORゲート34の出力EX1が入力されてい
る。上記ANDゲート470にはリセツト優先のD
型フリツプフロツプ48の出力と前記タイミング
パルスφEX2が並列的に入力されている。上記D型
フリツプフロツプ480には入力として前記AND
ゲート420の出力r0が、リセツト入力として前
記選択信号交換タイミングパルスが、また
クロツクパルスとして前記タイミングパルスφEX1
がそれぞれ入力され、タイミングパルスφEX1が
“1”のときに入力が一度でも“1”になればそ
れ以降“1”を保持し、そうでなければ“0”を
保持するように制御される。またリセツト入力す
なわちタイミングパルスが“1”にされて
いるときにはリセツト状態にされ、その出力は
“0”にされる。上記1つの選択信号レベル設定
回路400以外のものもこれとほぼ同様に構成さ
れており、対応する個所にはその符号の末尾に異
なる小文字の数字を付してその説明は省略する。
信号SR1を設定するための選択信号レベル設定回
路401が上記のものと異なつている点は、EX−
ORゲート431に前記情報0の代りにs0が入力さ
れているところにある。信号SR2を設定するため
の選択信号レベル設定回路402が上記回路400
と異なつている点は、EX−ORゲート442に前
記情報1の代りにs1が入力されているとこにあ
る。信号SR3を選択するための選択信号レベル設
定回路403が上記回路400と異なつている点
は、EX−ORゲート433に前記情報0が入力さ
れる代りに情報s0が入力されているところ、EX
−ORゲート442に前記情報1が入力される代り
に情報s1が入力されているところにある。 次に上記のように構成された記憶装置の動作を
説明する。まず、初期状態のとき、すなわち電源
の投入後にいずれのパルスおよび情報も入力され
ていない状態のとき、第3図中のすべてのT型フ
リツプフロツプ45,46の状態は“0”にされ
ている。次にこの状態でレジスタフアイル11内
の1つのレジスタR0を選択するために、レジス
タ選択回路12に共に“0”にされた選択情報
(s0、s1)と“1”のレジスタ選択タイミングパ
ルスφREGを入力する。このとき、2つのインバー
タ31,32によつて0,1が共に“1”に設定
され、選択信号レベル設定回路400内のEX−
ORゲート430,440の出力が共に“1”にさ
れ、これによつてANDゲート42の出力r0が
“1”にされる。ここで他の選択信号レベル設定
回路401,402,403では、各2つのEX−
ORゲート43,44のうちのいずれか一方もし
くは両方が“0”にされるので、各ANDゲート
421,422,423の出力r1,r2,r3はすべて
“0”にされる。したがつて、レジスタ選択タイ
ミングパルスφREGが“1”にされたときにAND
ゲート410を通して1ビツトの選択信号SR0の
みが“1”にされ、これによりレジスタフアイル
11内の1つのレジスタR0が選択される。一方、
選択情報s0を“1”に、s1を“0”にすれば、今
度は選択信号レベル設定回路401内のEX−OR
ゲート431,441の出力がr1が“1”にされ
て、パルスφREGが“1”にされたときにはAND
ゲート411を通して1ビツトの選択信号SR1の
みが“1”にされる。これと同様に選択情報s0を
“0”に、s1を“1”にすればパルスφREGの“1”
の期間に選択信号SR2のみが“1”にされ、s0を
“1”にかつs1を“1”にすればパルスφREGの
“1“の期間に選択信号SR3のみが“1”にされ
る。したがつて、初期状態のとき、2ビツトの選
択情報(s0、s1)とこれの組合せに対応して選択
されるレジスタフアイル11内のレジスタとの関
係は下記の表に示す通りである。
【表】
上記2ビツトの選択情報(s0、s1)に応じて選
択されるレジスタRに対しては、入出力制御装置
13によつてデータの記憶(書き込み)もしくは
読み出しが行なわれる。 次にレジスタフアイル11内の2個のレジスタ
相互間でデータ交換を行なう場合を説明する。こ
のデータ交換の際に、第3図のレジスタ選択回路
12では、第4図のタイミングチヤートに示すよ
うなタイミングで選択信号の交換動作が行なわれ
る。すなわち、前記選択信号交換タイミングパル
スが所定期間“0”にされ、このパルス
EXCが“0”にされている期間の初期の期間t1、
t2にタイミングパルスφEX1が“1”にされ、さら
にパルスが“0”にされている期間の後期
の期間t3にもう1つのタイミングパルスφEX2が
“1”とされる。そして上記t1の期間には情報
(s0、s1)として、データ交換を行なう一方のレ
ジスタRl(l=0、1、2、3)に対応した交換
情報が、t2の期間には他方のレジスタRk(k=0、
1、2、3)に対応した交換情報が、t3の期間に
は一方のレジスタRlに対応した交換情報がそれぞ
れ入力され、さらにt3の期間には情報(s0′、s1′)
として上記他方のレジスタRkに対応した交換情
報が入力される。 次にまず、レジスタR0とR1との間でデータ交
換を行なう場合の動作を説明する。このとき、一
方のレジスタRlはR0に、他方のレジスタRkはR1
に相当し、レジスタR0に対応する交換情報(s0、
s1)として(“0”、“0”)が入力され、レジスタ
R1に対応する交換情報(s0、s1)もしくは(s0′、
s1′)として(“1”、“0”)が入力される。まず、
パルスが“0”にされることによつて、各
選択信号レベル設定回路400〜403内の各D型
フリツプフロツプ48のリセツト状態が解除され
る。各D型フリツプフロツプ48のリセツト解除
後にタイミングパルスφEX1が“1”にされ、これ
によつて各D型フリツプフロツプ48は入力を読
み込む。上記パルスφEX1が“1”にされているt1
のとき、交換情報(s0、s1)として(“0”、
“0”)が入力されるので、この期間ではr0のみが
“1”にされ、残りのr1〜r3は“0”にされ、D
型フリツプフロツプ48のみが“1”に保持され
る。次にパルスφEX1が“1”にされているt2のと
き、交換情報(s0、s1)として(“1”、“0”)が
入力されるので、この期間ではr1のみが“1”に
され、残りのr0,r2,r3が“0”にされるので、
今度はD型フリツプフロツプ481も“1”に保
持される。すなわちt1、t2の期間経過後では2つ
のD型フリツプフロツプ480,481の出力が共
に“1”にされ、2つのD型フリツプフロツプ4
82,483の出力は共に“0”にされる。したが
つて、このときには2つのANDゲート470,4
71が開かれている。次にt3の期間に“1”とな
るタイミングパルスφEX2が入力すると、この期間
にクロツクパルスφR0,φR1が“1”に設定され、
2つの選択信号レベル設定回路400,401内の
T型フリツプフロツプ450,451と460,4
61が動作可能状態にされる。またこのt3の期間
では一方の交換情報(s0、s1)として(“0”、
“0”)が、他方の交換情報(s0′、s1′)として
(“1”、“0”)がそれぞれ入力されており、EX−
ORゲート33の出力EX0として“1”が、EX−
OR34の出力EX1として“0”が得られている。
このため、上記T型フリツプフロツプ450,4
51と460,461のうち“1”にされている
EX0が入力しているT型フリツプフロツプ450,
451のみがその状態を反転し、それぞれの出力
は“1”となる。そしてパルスが再び“1”
に戻ると、“1”に保持されていた2つのD型フ
リツプフロツプ480,481が“0”にリセツト
される。ここで選択信号レベル設定回路400内
の一方のT型フリツプフロツプ450の状態が
“0”から“1”に更新されており、もう1つの
選択信号レベル設定回路401内の一方のT型フ
リツプフロツプ451の状態が“0”から“1”
に更新されている。 次にこの状態で、レジスタ選択回路12に共に
“0”にされた選択情報(s0、s1)と“1”のタ
イミングパルスφREGを入力する。このとき、選択
信号レベル設定回路401内の一方のT型フリツ
プフロツプ451の出力が“1”に、他方のT型
フリツプフロツプ461の出力が“0”にそれぞ
れ設定されており、情報0が“0”に、1がイン
バータ32によつて“1”にそれぞれされるの
で、この回路401内のEX−ORゲート431,4
41の出力が共に“1”にされ、これによりAND
ゲート421の出力r1が“1”にされる。ここで
他の選択信号レベル設定回路400,402,40
3では、各2つのEX−ORゲート43,44のう
ちのいずれか一方もしくは両方が“0”にされる
ので、各ANDゲート420,422,423の出力
r0,r2,r3はすべて“0”にされる。したがつて、
この場合には、パルスφREGが“1”にされたとき
に選択信号SR1のみが“1”にされ、レジスタフ
アイル11内のレジスタR1が選択される。 一方、上記選択情報(s0、s1)の代りにs0とし
て“1”に、s1として“0”にそれぞれ設定され
た選択情報を入力すると、0が“0”、選択信号
レベル設定回路400内のT型フリツプフロツプ
450が出力が“1”であるため、EX−ORゲー
ト430の出力が“1”にされる。さらに1が
“1”、選択信号レベル設定回路400内のT型フ
リツプフロツプ460の出力が“0”であるため、
EX−ORゲート440の出力も“1”にされる。
この結果、上記両EX−ORゲート430,440の
出力が入力されるANDゲート420の出力r0が
“1”にされる。ここで他の選択信号レベル設定
回路401,402,403では、各2つのEX−
ORゲート43,44のうちのいずれか一方もし
くは両方が“0”にされるので、各ANDゲート
421,422,423の出力r1,r2,r3はすべて
“0”にされる。したがつて、この場合には、パ
ルスφREGが“1”にされたときに選択信号SR0の
みが“1”にされ、この信号によつてレジスタフ
アイル11内のレジスタR0が選択される。 また、残り2つの選択信号レベル設定回路40
2,403内のT型フリツプフロツプ45,46の
状態は初期状態から更新されていないので、一方
の選択信号レベル設定回路402では選択情報
(s0、s1)として(“0”、“1”)が入力されたと
きにその選択信号SR2を“1”にし、他方の選択
信号レベル設定回路403では選択情報(s0、s1)
として(“1”、“1”)が入力されたときにその選
択信号SR3を“1”にする。すなわち、T型フリ
ツプフロツプ45,46の状態の更新後に、2ビ
ツトの選択情報(s0、s1)とこれの組合せに対応
して選択されるレジスタフアイル11内のレジス
タとの関係は下記の表に示す通りである。
択されるレジスタRに対しては、入出力制御装置
13によつてデータの記憶(書き込み)もしくは
読み出しが行なわれる。 次にレジスタフアイル11内の2個のレジスタ
相互間でデータ交換を行なう場合を説明する。こ
のデータ交換の際に、第3図のレジスタ選択回路
12では、第4図のタイミングチヤートに示すよ
うなタイミングで選択信号の交換動作が行なわれ
る。すなわち、前記選択信号交換タイミングパル
スが所定期間“0”にされ、このパルス
EXCが“0”にされている期間の初期の期間t1、
t2にタイミングパルスφEX1が“1”にされ、さら
にパルスが“0”にされている期間の後期
の期間t3にもう1つのタイミングパルスφEX2が
“1”とされる。そして上記t1の期間には情報
(s0、s1)として、データ交換を行なう一方のレ
ジスタRl(l=0、1、2、3)に対応した交換
情報が、t2の期間には他方のレジスタRk(k=0、
1、2、3)に対応した交換情報が、t3の期間に
は一方のレジスタRlに対応した交換情報がそれぞ
れ入力され、さらにt3の期間には情報(s0′、s1′)
として上記他方のレジスタRkに対応した交換情
報が入力される。 次にまず、レジスタR0とR1との間でデータ交
換を行なう場合の動作を説明する。このとき、一
方のレジスタRlはR0に、他方のレジスタRkはR1
に相当し、レジスタR0に対応する交換情報(s0、
s1)として(“0”、“0”)が入力され、レジスタ
R1に対応する交換情報(s0、s1)もしくは(s0′、
s1′)として(“1”、“0”)が入力される。まず、
パルスが“0”にされることによつて、各
選択信号レベル設定回路400〜403内の各D型
フリツプフロツプ48のリセツト状態が解除され
る。各D型フリツプフロツプ48のリセツト解除
後にタイミングパルスφEX1が“1”にされ、これ
によつて各D型フリツプフロツプ48は入力を読
み込む。上記パルスφEX1が“1”にされているt1
のとき、交換情報(s0、s1)として(“0”、
“0”)が入力されるので、この期間ではr0のみが
“1”にされ、残りのr1〜r3は“0”にされ、D
型フリツプフロツプ48のみが“1”に保持され
る。次にパルスφEX1が“1”にされているt2のと
き、交換情報(s0、s1)として(“1”、“0”)が
入力されるので、この期間ではr1のみが“1”に
され、残りのr0,r2,r3が“0”にされるので、
今度はD型フリツプフロツプ481も“1”に保
持される。すなわちt1、t2の期間経過後では2つ
のD型フリツプフロツプ480,481の出力が共
に“1”にされ、2つのD型フリツプフロツプ4
82,483の出力は共に“0”にされる。したが
つて、このときには2つのANDゲート470,4
71が開かれている。次にt3の期間に“1”とな
るタイミングパルスφEX2が入力すると、この期間
にクロツクパルスφR0,φR1が“1”に設定され、
2つの選択信号レベル設定回路400,401内の
T型フリツプフロツプ450,451と460,4
61が動作可能状態にされる。またこのt3の期間
では一方の交換情報(s0、s1)として(“0”、
“0”)が、他方の交換情報(s0′、s1′)として
(“1”、“0”)がそれぞれ入力されており、EX−
ORゲート33の出力EX0として“1”が、EX−
OR34の出力EX1として“0”が得られている。
このため、上記T型フリツプフロツプ450,4
51と460,461のうち“1”にされている
EX0が入力しているT型フリツプフロツプ450,
451のみがその状態を反転し、それぞれの出力
は“1”となる。そしてパルスが再び“1”
に戻ると、“1”に保持されていた2つのD型フ
リツプフロツプ480,481が“0”にリセツト
される。ここで選択信号レベル設定回路400内
の一方のT型フリツプフロツプ450の状態が
“0”から“1”に更新されており、もう1つの
選択信号レベル設定回路401内の一方のT型フ
リツプフロツプ451の状態が“0”から“1”
に更新されている。 次にこの状態で、レジスタ選択回路12に共に
“0”にされた選択情報(s0、s1)と“1”のタ
イミングパルスφREGを入力する。このとき、選択
信号レベル設定回路401内の一方のT型フリツ
プフロツプ451の出力が“1”に、他方のT型
フリツプフロツプ461の出力が“0”にそれぞ
れ設定されており、情報0が“0”に、1がイン
バータ32によつて“1”にそれぞれされるの
で、この回路401内のEX−ORゲート431,4
41の出力が共に“1”にされ、これによりAND
ゲート421の出力r1が“1”にされる。ここで
他の選択信号レベル設定回路400,402,40
3では、各2つのEX−ORゲート43,44のう
ちのいずれか一方もしくは両方が“0”にされる
ので、各ANDゲート420,422,423の出力
r0,r2,r3はすべて“0”にされる。したがつて、
この場合には、パルスφREGが“1”にされたとき
に選択信号SR1のみが“1”にされ、レジスタフ
アイル11内のレジスタR1が選択される。 一方、上記選択情報(s0、s1)の代りにs0とし
て“1”に、s1として“0”にそれぞれ設定され
た選択情報を入力すると、0が“0”、選択信号
レベル設定回路400内のT型フリツプフロツプ
450が出力が“1”であるため、EX−ORゲー
ト430の出力が“1”にされる。さらに1が
“1”、選択信号レベル設定回路400内のT型フ
リツプフロツプ460の出力が“0”であるため、
EX−ORゲート440の出力も“1”にされる。
この結果、上記両EX−ORゲート430,440の
出力が入力されるANDゲート420の出力r0が
“1”にされる。ここで他の選択信号レベル設定
回路401,402,403では、各2つのEX−
ORゲート43,44のうちのいずれか一方もし
くは両方が“0”にされるので、各ANDゲート
421,422,423の出力r1,r2,r3はすべて
“0”にされる。したがつて、この場合には、パ
ルスφREGが“1”にされたときに選択信号SR0の
みが“1”にされ、この信号によつてレジスタフ
アイル11内のレジスタR0が選択される。 また、残り2つの選択信号レベル設定回路40
2,403内のT型フリツプフロツプ45,46の
状態は初期状態から更新されていないので、一方
の選択信号レベル設定回路402では選択情報
(s0、s1)として(“0”、“1”)が入力されたと
きにその選択信号SR2を“1”にし、他方の選択
信号レベル設定回路403では選択情報(s0、s1)
として(“1”、“1”)が入力されたときにその選
択信号SR3を“1”にする。すなわち、T型フリ
ツプフロツプ45,46の状態の更新後に、2ビ
ツトの選択情報(s0、s1)とこれの組合せに対応
して選択されるレジスタフアイル11内のレジス
タとの関係は下記の表に示す通りである。
【表】
上記表および前記表から明らかなように、
T型フリツプフロツプ45,46の状態更新前に
レジスタR0,R1を選択するそのための選択情報
(s0、s1)が更新後に入力すればレジスタR1,R0
がそれぞれ選択されている。すなわち、レジスタ
R0とR1との間のデータ交換は、互いの選択信号
SR0,SR1を交換することによつて行なわれてい
る。 さらに、T型フリツプフロツプ450,451の
出力が共に更新され、“1”にされている状態で
今度はレジスタR1とR3との間でデータ交換を行
なう場合には、まずt1の期間に交換情報(s0、s1)
として(“1”、“0”)が入力される。このとき、
s0は“0”、選択信号レベル設定回路400内のT
型フリツプフロツプ450の出力が予め“1”に
設定されているので、EX−ORゲート430の出
力が“1”にされる。さらに1は“1”でありT
型フリツプフロツプ460の出力が予め“0”に
設定されているので、EX−ORゲート440の出
力も“1”にされる。この結果、ANDゲート4
20の出力r0が“1”にされる。したがつて各D
型フリツプフロツプ48のリセツト解除後、タイ
ミングパルスφEX1が“1”にされると、D型フリ
ツプフロツプ480が“1”に保持される。次の
t2の期間には、交換情報(s0、s1)として(“1”、
“1”)が入力される。このとき、選択信号レベル
設定回路403内で2つのEX−ORゲート433,
443の出力が共に“1”にされ、これに続く
ANDゲート423の出力r3も“1”にされるの
で、この期間ではD型フリツプフロツプ483が
“1”に保持される。したがつて上記t2の期間経
過後は、2つのANDゲート470,473が開か
れている。 次にt3の期間にタイミングパルスφEX2が入力する
と、この期間にクロツクパルスφR0,φR3が“1”
に設定され、2つの選択信号レベル設定回路40
0,403内のT型フリツプフロツプ450,453
と460,463が動作可能状態にされる。またこ
のt3の期間では一方の交換情報(s0、s1)として
(“1”、“0”)が、他方の交換情報(s0′、s1′)
と
して(“1”、“1”)がそれぞれ入力されており、
EX−ORゲート33の出力EX0として“0”が、
EX−ORゲート34の出力EX1として“1”が得
られている。このため、上記T型フリツプフロツ
プ450,453と460,463のうち、“1”に
示されているEX1が入力しているT型フリツプフ
ロツプ460,463のみがその状態を反転する。
ここでこれ以前、上記2つのT型フリツプフロツ
プ460,463の出力は“0”になつているの
で、クロツクパルスφR0,φR3が“1”にされる
と、上記2つのT型フリツプフロツプ460,4
63の出力が“1”にされる。したがつて上記t3
の期間経過後では、選択信号レベル設定回路40
0内の他方のT型フリツプフロツプ460の状態が
“0”から“1”に更新されており、選択信号レ
ベル設定回路403内の他方のT型フリツプフロ
ツプ463の状態も“0”から“1”に更新され
ている。したがつて、T型フリツプフロツプ45
0,451,452,453の状態は“1”、“1”、
“0”、“0”となり、T型フリツプフロツプ46
0,461,462,463の状態は“1”、“0”、
“0”、“1”となつている。 次にこの状態で、レジスタ選択回路12に共に
“0”にされた選択情報(s0、s1)と“1”のタ
イミングパルスφREGを入力する。このとき、選択
信号レベル設定回路401内の一方のT型フリツ
プフロツプ451の出力が“1”に、他方のT型
フリツプフロツプ461の出力が“0”にそれぞ
れ予め設定されており、情報0が“0”に、1が
インバータ32によつて“1”にそれぞれされる
ので、この回路401内のEX−ORゲート431,
441の出力が共に“1”にされ、これにより
ANDゲート421の出力r1が“1”にされる。こ
こで他の選択信号レベル設定回路400,402,
403では、前期と同様にしてANDゲート420,
422,423の出力r0,r2,r3が共に“0”にさ
れる。したがつて、この場合には選択信号SR1の
みが“1”にされ、レジスタR1が選択される。 次に、上記選択情報(s0、s1)として(“1”、
“0”)を入力すると、s1が“1”でありかつ選択
信号レベル設定回路403内の一方のT型フリツ
プフロツプ453の出力が“0”であるため、EX
−ORゲート433の出力が“1”にされる。さら
にs1が“0”でありかつT型フリツプフロツプ4
63の出力が“1”であるため、EX−ORゲート
443の出力も“1”にされる。この結果、上記
両EX−ORゲート433,443の出力が入力され
るANDゲート423の出力がr3が“1”にされ
る。したがつて、この場合にはレジスタR3が選
択される。 また、選択信号レベル設定回路402内のT型
フリツプフロツプ432,442の状態は初期状態
から更新されていないので、選択情報(s0、s1)
として(“0”、“1”)が入力されたときにその選
択信号SR2が“1”にされ、この信号SR2によつ
てレジスタR2が選択される。 さらに次に、選択情報(s0、s1)として
(“1”、“1”)を入力すると、0がインバータ3
1によつて“0”にされかつ選択信号レベル設定
回路400内の一方のT型フリツプフロツプ450
の出力が“1”であるため、EX−ORゲート4
30の出力が“1”にされる。さらに1がインバ
ータ32によつて“0”にされかつ他方のT型フ
リツプフロツプ460の出力が“1”であるため、
EX−ORゲート440の出力も“1”にされる。
この結果、上記両EX−ORゲート430,440の
出力が入力されるANDゲート420の出力r0が
“1”にされる。したがつて、この場合にはレジ
スタR0が選択される。すなわち、T型フリツプ
フロツプ45,46の状態の更新後に、2ビツト
の選択情報(s0、s1)とこれの組合せに対応して
選択されるレジスタフアイル11内のレジスタと
の関係は下記の表に示す通りである。
T型フリツプフロツプ45,46の状態更新前に
レジスタR0,R1を選択するそのための選択情報
(s0、s1)が更新後に入力すればレジスタR1,R0
がそれぞれ選択されている。すなわち、レジスタ
R0とR1との間のデータ交換は、互いの選択信号
SR0,SR1を交換することによつて行なわれてい
る。 さらに、T型フリツプフロツプ450,451の
出力が共に更新され、“1”にされている状態で
今度はレジスタR1とR3との間でデータ交換を行
なう場合には、まずt1の期間に交換情報(s0、s1)
として(“1”、“0”)が入力される。このとき、
s0は“0”、選択信号レベル設定回路400内のT
型フリツプフロツプ450の出力が予め“1”に
設定されているので、EX−ORゲート430の出
力が“1”にされる。さらに1は“1”でありT
型フリツプフロツプ460の出力が予め“0”に
設定されているので、EX−ORゲート440の出
力も“1”にされる。この結果、ANDゲート4
20の出力r0が“1”にされる。したがつて各D
型フリツプフロツプ48のリセツト解除後、タイ
ミングパルスφEX1が“1”にされると、D型フリ
ツプフロツプ480が“1”に保持される。次の
t2の期間には、交換情報(s0、s1)として(“1”、
“1”)が入力される。このとき、選択信号レベル
設定回路403内で2つのEX−ORゲート433,
443の出力が共に“1”にされ、これに続く
ANDゲート423の出力r3も“1”にされるの
で、この期間ではD型フリツプフロツプ483が
“1”に保持される。したがつて上記t2の期間経
過後は、2つのANDゲート470,473が開か
れている。 次にt3の期間にタイミングパルスφEX2が入力する
と、この期間にクロツクパルスφR0,φR3が“1”
に設定され、2つの選択信号レベル設定回路40
0,403内のT型フリツプフロツプ450,453
と460,463が動作可能状態にされる。またこ
のt3の期間では一方の交換情報(s0、s1)として
(“1”、“0”)が、他方の交換情報(s0′、s1′)
と
して(“1”、“1”)がそれぞれ入力されており、
EX−ORゲート33の出力EX0として“0”が、
EX−ORゲート34の出力EX1として“1”が得
られている。このため、上記T型フリツプフロツ
プ450,453と460,463のうち、“1”に
示されているEX1が入力しているT型フリツプフ
ロツプ460,463のみがその状態を反転する。
ここでこれ以前、上記2つのT型フリツプフロツ
プ460,463の出力は“0”になつているの
で、クロツクパルスφR0,φR3が“1”にされる
と、上記2つのT型フリツプフロツプ460,4
63の出力が“1”にされる。したがつて上記t3
の期間経過後では、選択信号レベル設定回路40
0内の他方のT型フリツプフロツプ460の状態が
“0”から“1”に更新されており、選択信号レ
ベル設定回路403内の他方のT型フリツプフロ
ツプ463の状態も“0”から“1”に更新され
ている。したがつて、T型フリツプフロツプ45
0,451,452,453の状態は“1”、“1”、
“0”、“0”となり、T型フリツプフロツプ46
0,461,462,463の状態は“1”、“0”、
“0”、“1”となつている。 次にこの状態で、レジスタ選択回路12に共に
“0”にされた選択情報(s0、s1)と“1”のタ
イミングパルスφREGを入力する。このとき、選択
信号レベル設定回路401内の一方のT型フリツ
プフロツプ451の出力が“1”に、他方のT型
フリツプフロツプ461の出力が“0”にそれぞ
れ予め設定されており、情報0が“0”に、1が
インバータ32によつて“1”にそれぞれされる
ので、この回路401内のEX−ORゲート431,
441の出力が共に“1”にされ、これにより
ANDゲート421の出力r1が“1”にされる。こ
こで他の選択信号レベル設定回路400,402,
403では、前期と同様にしてANDゲート420,
422,423の出力r0,r2,r3が共に“0”にさ
れる。したがつて、この場合には選択信号SR1の
みが“1”にされ、レジスタR1が選択される。 次に、上記選択情報(s0、s1)として(“1”、
“0”)を入力すると、s1が“1”でありかつ選択
信号レベル設定回路403内の一方のT型フリツ
プフロツプ453の出力が“0”であるため、EX
−ORゲート433の出力が“1”にされる。さら
にs1が“0”でありかつT型フリツプフロツプ4
63の出力が“1”であるため、EX−ORゲート
443の出力も“1”にされる。この結果、上記
両EX−ORゲート433,443の出力が入力され
るANDゲート423の出力がr3が“1”にされ
る。したがつて、この場合にはレジスタR3が選
択される。 また、選択信号レベル設定回路402内のT型
フリツプフロツプ432,442の状態は初期状態
から更新されていないので、選択情報(s0、s1)
として(“0”、“1”)が入力されたときにその選
択信号SR2が“1”にされ、この信号SR2によつ
てレジスタR2が選択される。 さらに次に、選択情報(s0、s1)として
(“1”、“1”)を入力すると、0がインバータ3
1によつて“0”にされかつ選択信号レベル設定
回路400内の一方のT型フリツプフロツプ450
の出力が“1”であるため、EX−ORゲート4
30の出力が“1”にされる。さらに1がインバ
ータ32によつて“0”にされかつ他方のT型フ
リツプフロツプ460の出力が“1”であるため、
EX−ORゲート440の出力も“1”にされる。
この結果、上記両EX−ORゲート430,440の
出力が入力されるANDゲート420の出力r0が
“1”にされる。したがつて、この場合にはレジ
スタR0が選択される。すなわち、T型フリツプ
フロツプ45,46の状態の更新後に、2ビツト
の選択情報(s0、s1)とこれの組合せに対応して
選択されるレジスタフアイル11内のレジスタと
の関係は下記の表に示す通りである。
以上説明したようにこの発明によれば、高速に
データの交換が可能でありかつ余分なレジスタ等
の記憶回路が不要な記憶装置が提供できる。
データの交換が可能でありかつ余分なレジスタ等
の記憶回路が不要な記憶装置が提供できる。
第1図は従来の記憶装置の構成を示す回路図、
第2図はこの発明の一実施例に係る構成を示す回
路図、第3図は第2図中の一部分を詳細に示す回
路図、第4図は第2図装置の動作を説明するため
のタイミングチヤート、第5図は第2図中の他の
部分を詳細に示す回路図である。 11……レジスタフアイル、12……レジスタ
選択回路、13……入出力制御装置、14……デ
ータバス、33,34……排他的論理和ゲート、
40……選択信号レベル設定回路、41,42,
47……ANDゲート、43,44……排他的論
理和ゲート、45,46……T型フリツプフロツ
プ、48……D型フリツプフロツプ。
第2図はこの発明の一実施例に係る構成を示す回
路図、第3図は第2図中の一部分を詳細に示す回
路図、第4図は第2図装置の動作を説明するため
のタイミングチヤート、第5図は第2図中の他の
部分を詳細に示す回路図である。 11……レジスタフアイル、12……レジスタ
選択回路、13……入出力制御装置、14……デ
ータバス、33,34……排他的論理和ゲート、
40……選択信号レベル設定回路、41,42,
47……ANDゲート、43,44……排他的論
理和ゲート、45,46……T型フリツプフロツ
プ、48……D型フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 1 複数のレジスタR0〜R3を有し、選択信号
SR1〜SR3に応じていずれか1つのレジスタが選
択されるレジスタフアイル11と、 内部状態が予め設定され、この内部状態および
上記選択信号を交換するためのそれぞれnビツト
(nは1以上の整数)の1対の交換情報に応じて
内部状態が更新され、レジスタの選択時には内部
状態と、入力されるnビツトのレジスタ選択情報
に対応して上記選択信号を出力する選択回路12
とを具備し、 上記選択回路は、上記レジスタ選択情報の各ビ
ツトの情報とその反転されたレベルの情報を出力
する相補情報出力手段31,32と、 上記レジスタフアイル内のレジスタに対応した
数の選択信号レベル設定回路400〜403と、上
記1対の交換情報の一致、不一致を検出する第1
の一致、不一致検出手段33,34とから構成さ
れ、 上記各選択信号レベル設定回路のそれぞれが、
上記第1の一致、不一致検出手段の出力が入力さ
れ、選択信号の交換動作時に入力状態に応じて出
力を反転するT型フリツプフロツプからなる状態
反転記憶手段450〜453,460〜463と、 上記状態反転記憶手段の出力と上記1対の交換
情報の一方もしくは上記相補情報出力手段から出
力されたレジスタ選択情報との一致、不一致を検
出する第2の一致、不一致検出手段430〜43
3,440〜443と、 上記第2の一致、不一致検出手段の出力に応じ
て上記選択信号を出力させる選択信号出力制御手
段410〜413と、 上記第2の一致、不一致検出手段の出力を記憶
するD型フリツプフロツプからなる状態記憶手段
480〜483と、 上記状態記憶手段の出力に応じて上記状態反転
記憶手段を動作状態に設定する制御手段470〜
473とから構成されてなることを特徴とする記
憶装置。 2 前記第1の一致、不一致検出手段がn個の排
他的論理和ゲート33,34で構成されており、
前記状態反転記憶手段がn個のT型フリツプフロ
ツプ450〜453,460〜463で構成されてお
り、前記第2の一致、不一致検出手段がn個の排
他的論理和ゲート430〜433,440〜443で
構成されている特許請求の範囲第1項に記載の記
憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58203837A JPS6095651A (ja) | 1983-10-31 | 1983-10-31 | 記憶装置 |
DE8484113029T DE3480960D1 (de) | 1983-10-31 | 1984-10-29 | Speichereinrichtung mit registerumtauschfunktion. |
EP84113029A EP0143351B1 (en) | 1983-10-31 | 1984-10-29 | Memory device with a register interchange function |
US06/666,449 US4641278A (en) | 1983-10-31 | 1984-10-30 | Memory device with a register interchange function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58203837A JPS6095651A (ja) | 1983-10-31 | 1983-10-31 | 記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6095651A JPS6095651A (ja) | 1985-05-29 |
JPH057738B2 true JPH057738B2 (ja) | 1993-01-29 |
Family
ID=16480518
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58203837A Granted JPS6095651A (ja) | 1983-10-31 | 1983-10-31 | 記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4641278A (ja) |
EP (1) | EP0143351B1 (ja) |
JP (1) | JPS6095651A (ja) |
DE (1) | DE3480960D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0874275A (ja) * | 1994-09-07 | 1996-03-19 | Kokubu Kensetsu Kk | コンクリート壁及びその施工方法 |
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JPS61288227A (ja) * | 1985-06-17 | 1986-12-18 | Toshiba Corp | レジスタ選択回路 |
US4809222A (en) * | 1986-06-20 | 1989-02-28 | Den Heuvel Raymond C Van | Associative and organic memory circuits and methods |
JPS63173134A (ja) * | 1987-01-13 | 1988-07-16 | Nec Corp | 引数レジスタ装置 |
DE3801380A1 (de) * | 1987-01-20 | 1988-07-28 | Nec Corp | Zeichenfolge-erkennungsvorrichtung mit einem speicher, dessen speicherbereiche selektiv zugreifbar sind |
JP2852049B2 (ja) * | 1987-05-06 | 1999-01-27 | 日本電気アイシーマイコンシステム株式会社 | シリアル列選択回路 |
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EP0072373B1 (en) * | 1981-08-19 | 1986-03-19 | International Business Machines Corporation | Improved microprocessor |
US4592019A (en) * | 1983-08-31 | 1986-05-27 | At&T Bell Laboratories | Bus oriented LIFO/FIFO memory |
-
1983
- 1983-10-31 JP JP58203837A patent/JPS6095651A/ja active Granted
-
1984
- 1984-10-29 DE DE8484113029T patent/DE3480960D1/de not_active Expired - Lifetime
- 1984-10-29 EP EP84113029A patent/EP0143351B1/en not_active Expired - Lifetime
- 1984-10-30 US US06/666,449 patent/US4641278A/en not_active Expired - Lifetime
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JPH0874275A (ja) * | 1994-09-07 | 1996-03-19 | Kokubu Kensetsu Kk | コンクリート壁及びその施工方法 |
Also Published As
Publication number | Publication date |
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EP0143351A3 (en) | 1987-09-09 |
EP0143351A2 (en) | 1985-06-05 |
EP0143351B1 (en) | 1990-01-03 |
DE3480960D1 (de) | 1990-02-08 |
JPS6095651A (ja) | 1985-05-29 |
US4641278A (en) | 1987-02-03 |
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