JPH057738B2

JPH057738B2 -

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Publication number: JPH057738B2
Application number: JP58203837A
Authority: JP
Inventors: Tomotaka Saito
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1983-10-31
Filing date: 1983-10-31
Publication date: 1993-01-29
Also published as: EP0143351A3; EP0143351A2; EP0143351B1; DE3480960D1; JPS6095651A; US4641278A

Description

【発明の詳細な説明】

〔発明の技術分野〕この発明は、内部で記憶されているデータの交
換制御の容易化を図つた記憶装置に関する。〔発明の技術的背景〕記憶装置を備えたデータ処理システムたとえば
マイクロプロセツサ等において、上記記憶装置内
に記憶されているデータの交換操作は基本的な動
作の１つである。このようなデータ交換操作を必要とする記憶装
置は従来、第１図のように構成されている。第１
図においては１はｎ個のレジスタR₀，R₁，…
R_o-1からなるレジスタフアイルである。上記レ
ジスタフアイル１内のレジスタＲはレジスタ選択
回路２によつてそのうちの１つが選択されるよう
になつている。上記レジスタ選択回路２には（ｍ
＋１）ビツトの選択情報s_j（ｊ＝０、１、…ｍ）
が入力されており、この情報s_jの組合せによりｎ
ビツトの選択信号SR_i（ｉ＝０、１、…ｎ−１）
のうちの１つが選択され、さらにこの選択信号に
対応して上記１つのレジスタＲが選択される。３
は上記選択されたレジスタＲに対してのデータの
入出力制御（Ｉ／Ｏ制御）を行なう入出力制御装
置であり、この入出力制御装置３には、種々のデ
ータが転送されるデータバス４が接続されてい
る。さらに第１図において５は２つのテンポラリ
レジスタTM₀，TM₁からなるテンポラリレジス
タフアイルであり、このテンポラリレジスタフア
イル５と上記データバス４との間にはテンポラリ
レジスタフアイル用の入出力制御装置６が設けら
れている。このような構成でなる記憶装置において、たと
えばレジスタR₁とR_o-1とのデータ交換は次のよ
うにして行なわれる。まず始めに、レジスタ選択
回路２によつてレジスタR₁を選択し、このレジ
スタR₁内の記憶データを、入出力制御装置３、
データバス４およびもう１つの入出力制御装置６
を通してテンポラリレジスタフアイル５内の１つ
のレジスタTM₀に一時的に記憶させる。同様に
レジスタR_o-1を選択して、その記憶データをテ
ンポラリレジスタフアイル５内の他のレジスタ
TM₁に一時的に記憶させる。次に上記とは逆の
経路で、すなわち入出力制御装置６、データバス
４および入出力制御装置３の経路を通じ上記レジ
スタTM₁の記憶データをレジスタR₁に書き込む。
最後に、レジスタTM₀を選択してその記憶デー
タをレジスタR_o-1に書き込む。以上の動作をま
とめると次のようになる。 R₁→TM₀ R_o-1→TM₁ TM₁→R₁ TM₀→R_o-1 なお、アキユムレータを有するシステムでは、
テンポラリレジスタTM₀，TM₁のいずれか一方
がアキユムレータで兼用される場合がある。〔背景技術の問題点〕このように、従来の記憶装置では、データ交換
を行なうためにレジスタフアイル１以外に２個の
レジスタが必要であり、レジスタ相互間のデータ
転送動作が少なくとも４回は必要である。このう
ち前者はシステムの複雑化をもたらし、後者はデ
ータ交換に要する時間が長くなつて高速化の達成
を実現できなくしている。〔発明の目的〕この発明は上記のような事情を考慮してなされ
たものであり、その目的は高速にデータの交換が
可能でありかつ余分なレジスタ等の記憶回路が不
要な記憶装置を提供することにある。〔発明の概要〕この発明によれば、複数のレジスタを有し、選
択信号に応じていずれか１つのレジスタが選択さ
れるレジスタフアイルと、内部状態が予め設定さ
れこの内部状態および上記選択信号を交換するた
めの１対の交換情報に応じて内部状態が更新さ
れ、レジスタの選択時にはこの内部状態と入力さ
れるレジスタ選択情報に対応して上記選択信号を
出力する選択回路とを備えた記憶装置が提供され
ている。〔発明の実施例〕以下図面を参照してこの発明の一実施例を説明
する。第２図はこの発明の記憶装置の一実施例に
係る構成を示す回路図である。図において１１は
たとえば４個のレジスタR₀，R₁，R₂，R₃からな
るレジスタフアイルである。また１２は上記レジ
スタフアイル１１内のいずれか１つのレジスタＲ
を選択するためのレジスタ選択回路であり、この
レジスタ選択回路１２の動作は大別してレジスタ
Ｒの選択動作とこのレジスタ選択動作時に用いら
れる選択信号の交換動作との２つがある。このう
ちのレジスタ選択信号時、上記レジスタ選択回路
１２には“１”のレジスタ選択タイミングパルス
φ_REGと２ビツトの選択情報s₀、s₁とが入力され、
このときの入力情報s₀、s₁の組合せおよび内部状
態に応じてレジスタ選択回路１２は４ビツトの選
択信号SR₀、SR₁、SR₂、SR₃のうちの１つを
“１”にする。選択信号の交換動作時、上記レジ
スタ選択回路１２は“０”の選択信号交換タイミ
ングパルスと２つのタイミングパルスφ_EX1，
φ_EX2および各２ビツトの交換情報（s₀、s₁）と
（s₀′、s₁′）が入力され、レジスタ選択回路１２は
いままでの内部状態と交換情報（s₀、s₁）および
（s₀′、s₁′）に応じて内部状態を更新する。１３は
上記レジスタ選択回路１２で選択された１つのレ
ジスタＲに対してデータの入出力制御を行なう入
出力制御装置であり、この入出力制御装置１３に
は、種々のデータが転送されるデータバス１４が
接続されている。なお、上記データバス１４には
図示しないALU、入出力制御装置等が接続され
ている。第３図は第２図中のレジスタ選択回路１２を詳
細に示す回路図である。前記選択情報もしくは交
換情報（s₀、s₁）はインバータ３１，３２にそれ
ぞれ供給されるとともに排他的論理和ゲート（以
下EX−ORゲート）３３，３４にそれぞれ供給
される。また前記交換情報（s₀′、s₁′）は上記EX
−ORゲート３３，３４にそれぞれ供給される。
また第３図において４０₀〜４０₃は前記選択信号
SR₀〜SR₃のレベル設定を行なうための選択信号
レベル設定回路であり、信号SR₀の設定するため
の１つ選択信号レベル設定回路４０₀は次のよう
に構成されている。ANDゲート４１₀は選択信号
SR₀を得るためのものであり、その一方入力端子
にはANDゲート４２₀からの出力r₀が、他方入力
端には前記レジスタ選択タイミングパルスφ_REGが
入力されている。上記ANDゲート４２₀には２つ
のEX−ORゲート４３₀，４４₀からの出力が並列
的に入力されている。上記一方のEX−ORゲー
ト４３₀には前記インバータ３１の出力として得
られる情報s₀の反転情報₀およびＴ型フリツプフ
ロツプ４５₀の出力が並列的に入力されている。
上記他方のEX−ORゲート４４₀には前記インバ
ータ３２の出力として得られる情報s₁の反転情報
s₁およびもう１つのＴ型フリツプフロツプ４６₀
の出力が並列的に入力されている。上記両Ｔ型フ
リツプフロツプ４５₀，４６₀は、ANDゲート４
７₀の出力として得られるクロツクパルスφ_ROが
“１”に設定されているときに入力が“０”であ
ればそのままの状態を保持し、入力が“１”であ
ればその状態を反転させるフリツプフロツプであ
り、一方のフリツプフロツプ４５₀の入力として
前記EX−ORゲート３３の出力EX₀が入力され、
他方のフリツプフロツプ４６₀の入力として前記
EX−ORゲート３４の出力EX₁が入力されてい
る。上記ANDゲート４７₀にはリセツト優先のＤ
型フリツプフロツプ４８の出力と前記タイミング
パルスφ_EX2が並列的に入力されている。上記Ｄ型
フリツプフロツプ４８₀には入力として前記AND
ゲート４２₀の出力r₀が、リセツト入力として前
記選択信号交換タイミングパルスが、また
クロツクパルスとして前記タイミングパルスφ_EX1
がそれぞれ入力され、タイミングパルスφ_EX1が
“１”のときに入力が一度でも“１”になればそ
れ以降“１”を保持し、そうでなければ“０”を
保持するように制御される。またリセツト入力す
なわちタイミングパルスが“１”にされて
いるときにはリセツト状態にされ、その出力は
“０”にされる。上記１つの選択信号レベル設定
回路４０₀以外のものもこれとほぼ同様に構成さ
れており、対応する個所にはその符号の末尾に異
なる小文字の数字を付してその説明は省略する。
信号SR₁を設定するための選択信号レベル設定回
路４０₁が上記のものと異なつている点は、EX−
ORゲート４３₁に前記情報₀の代りにs₀が入力さ
れているところにある。信号SR₂を設定するため
の選択信号レベル設定回路４０₂が上記回路４０₀
と異なつている点は、EX−ORゲート４４₂に前
記情報₁の代りにs₁が入力されているとこにあ
る。信号SR₃を選択するための選択信号レベル設
定回路４０₃が上記回路４０₀と異なつている点
は、EX−ORゲート４３₃に前記情報₀が入力さ
れる代りに情報s₀が入力されているところ、EX
−ORゲート４４₂に前記情報₁が入力される代り
に情報s₁が入力されているところにある。次に上記のように構成された記憶装置の動作を
説明する。まず、初期状態のとき、すなわち電源
の投入後にいずれのパルスおよび情報も入力され
ていない状態のとき、第３図中のすべてのＴ型フ
リツプフロツプ４５，４６の状態は“０”にされ
ている。次にこの状態でレジスタフアイル１１内
の１つのレジスタR₀を選択するために、レジス
タ選択回路１２に共に“０”にされた選択情報
（s₀、s₁）と“１”のレジスタ選択タイミングパ
ルスφ_REGを入力する。このとき、２つのインバー
タ３１，３２によつて₀，₁が共に“１”に設定
され、選択信号レベル設定回路４０₀内のEX−
ORゲート４３₀，４４₀の出力が共に“１”にさ
れ、これによつてANDゲート４２の出力r₀が
“１”にされる。ここで他の選択信号レベル設定
回路４０₁，４０₂，４０₃では、各２つのEX−
ORゲート４３，４４のうちのいずれか一方もし
くは両方が“０”にされるので、各ANDゲート
４２₁，４２₂，４２₃の出力r₁，r₂，r₃はすべて
“０”にされる。したがつて、レジスタ選択タイ
ミングパルスφ_REGが“１”にされたときにAND
ゲート４１₀を通して１ビツトの選択信号SR₀の
みが“１”にされ、これによりレジスタフアイル
１１内の１つのレジスタR₀が選択される。一方、
選択情報s₀を“１”に、s₁を“０”にすれば、今
度は選択信号レベル設定回路４０₁内のEX−OR
ゲート４３₁，４４₁の出力がr₁が“１”にされ
て、パルスφ_REGが“１”にされたときにはAND
ゲート４１₁を通して１ビツトの選択信号SR₁の
みが“１”にされる。これと同様に選択情報s₀を
“０”に、s₁を“１”にすればパルスφ_REGの“１”
の期間に選択信号SR₂のみが“１”にされ、s₀を
“１”にかつs₁を“１”にすればパルスφ_REGの
“１“の期間に選択信号SR₃のみが“１”にされ
る。したがつて、初期状態のとき、２ビツトの選
択情報（s₀、s₁）とこれの組合せに対応して選択
されるレジスタフアイル１１内のレジスタとの関
係は下記の表に示す通りである。

【表】上記２ビツトの選択情報（s₀、s₁）に応じて選
択されるレジスタＲに対しては、入出力制御装置
１３によつてデータの記憶（書き込み）もしくは
読み出しが行なわれる。次にレジスタフアイル１１内の２個のレジスタ
相互間でデータ交換を行なう場合を説明する。こ
のデータ交換の際に、第３図のレジスタ選択回路
１２では、第４図のタイミングチヤートに示すよ
うなタイミングで選択信号の交換動作が行なわれ
る。すなわち、前記選択信号交換タイミングパル
スが所定期間“０”にされ、このパルス
EXCが“０”にされている期間の初期の期間t₁、
t₂にタイミングパルスφ_EX1が“１”にされ、さら
にパルスが“０”にされている期間の後期
の期間t₃にもう１つのタイミングパルスφ_EX2が
“１”とされる。そして上記t₁の期間には情報
（s₀、s₁）として、データ交換を行なう一方のレ
ジスタR_l（ｌ＝０、１、２、３）に対応した交換
情報が、t₂の期間には他方のレジスタR_k（ｋ＝０、
１、２、３）に対応した交換情報が、t₃の期間に
は一方のレジスタR_lに対応した交換情報がそれぞ
れ入力され、さらにt₃の期間には情報（s₀′、s₁′）
として上記他方のレジスタR_kに対応した交換情
報が入力される。次にまず、レジスタR₀とR₁との間でデータ交
換を行なう場合の動作を説明する。このとき、一
方のレジスタR_lはR₀に、他方のレジスタR_kはR₁
に相当し、レジスタR₀に対応する交換情報（s₀、
s₁）として（“０”、“０”）が入力され、レジスタ
R₁に対応する交換情報（s₀、s₁）もしくは（s₀′、
s₁′）として（“１”、“０”）が入力される。まず、
パルスが“０”にされることによつて、各
選択信号レベル設定回路４０₀〜４０₃内の各Ｄ型
フリツプフロツプ４８のリセツト状態が解除され
る。各Ｄ型フリツプフロツプ４８のリセツト解除
後にタイミングパルスφ_EX1が“１”にされ、これ
によつて各Ｄ型フリツプフロツプ４８は入力を読
み込む。上記パルスφ_EX1が“１”にされているt₁
のとき、交換情報（s₀、s₁）として（“０”、
“０”）が入力されるので、この期間ではr₀のみが
“１”にされ、残りのr₁〜r₃は“０”にされ、Ｄ
型フリツプフロツプ４８のみが“１”に保持され
る。次にパルスφ_EX1が“１”にされているt₂のと
き、交換情報（s₀、s₁）として（“１”、“０”）が
入力されるので、この期間ではr₁のみが“１”に
され、残りのr₀，r₂，r₃が“０”にされるので、
今度はＤ型フリツプフロツプ４８₁も“１”に保
持される。すなわちt₁、t₂の期間経過後では２つ
のＤ型フリツプフロツプ４８₀，４８₁の出力が共
に“１”にされ、２つのＤ型フリツプフロツプ４
８₂，４８₃の出力は共に“０”にされる。したが
つて、このときには２つのANDゲート４７₀，４
７₁が開かれている。次にt₃の期間に“１”とな
るタイミングパルスφ_EX2が入力すると、この期間
にクロツクパルスφ_R0，φ_R1が“１”に設定され、
２つの選択信号レベル設定回路４０₀，４０₁内の
Ｔ型フリツプフロツプ４５₀，４５₁と４６₀，４
６₁が動作可能状態にされる。またこのt₃の期間
では一方の交換情報（s₀、s₁）として（“０”、
“０”）が、他方の交換情報（s₀′、s₁′）として
（“１”、“０”）がそれぞれ入力されており、EX−
ORゲート３３の出力EX₀として“１”が、EX−
OR３４の出力EX₁として“０”が得られている。
このため、上記Ｔ型フリツプフロツプ４５₀，４
５₁と４６₀，４６₁のうち“１”にされている
EX₀が入力しているＴ型フリツプフロツプ４５₀，
４５₁のみがその状態を反転し、それぞれの出力
は“１”となる。そしてパルスが再び“１”
に戻ると、“１”に保持されていた２つのＤ型フ
リツプフロツプ４８₀，４８₁が“０”にリセツト
される。ここで選択信号レベル設定回路４０₀内
の一方のＴ型フリツプフロツプ４５₀の状態が
“０”から“１”に更新されており、もう１つの
選択信号レベル設定回路４０₁内の一方のＴ型フ
リツプフロツプ４５₁の状態が“０”から“１”
に更新されている。次にこの状態で、レジスタ選択回路１２に共に
“０”にされた選択情報（s₀、s₁）と“１”のタ
イミングパルスφ_REGを入力する。このとき、選択
信号レベル設定回路４０₁内の一方のＴ型フリツ
プフロツプ４５₁の出力が“１”に、他方のＴ型
フリツプフロツプ４６₁の出力が“０”にそれぞ
れ設定されており、情報₀が“０”に、₁がイン
バータ３２によつて“１”にそれぞれされるの
で、この回路４０₁内のEX−ORゲート４３₁，４
４₁の出力が共に“１”にされ、これによりAND
ゲート４２₁の出力r₁が“１”にされる。ここで
他の選択信号レベル設定回路４０₀，４０₂，４０
_３では、各２つのEX−ORゲート４３，４４のう
ちのいずれか一方もしくは両方が“０”にされる
ので、各ANDゲート４２₀，４２₂，４２₃の出力
r₀，r₂，r₃はすべて“０”にされる。したがつて、
この場合には、パルスφ_REGが“１”にされたとき
に選択信号SR₁のみが“１”にされ、レジスタフ
アイル１１内のレジスタR₁が選択される。一方、上記選択情報（s₀、s₁）の代りにs₀とし
て“１”に、s₁として“０”にそれぞれ設定され
た選択情報を入力すると、₀が“０”、選択信号
レベル設定回路４０₀内のＴ型フリツプフロツプ
４５₀が出力が“１”であるため、EX−ORゲー
ト４３₀の出力が“１”にされる。さらに₁が
“１”、選択信号レベル設定回路４０₀内のＴ型フ
リツプフロツプ４６₀の出力が“０”であるため、
EX−ORゲート４４₀の出力も“１”にされる。
この結果、上記両EX−ORゲート４３₀，４４₀の
出力が入力されるANDゲート４２₀の出力r₀が
“１”にされる。ここで他の選択信号レベル設定
回路４０₁，４０₂，４０₃では、各２つのEX−
ORゲート４３，４４のうちのいずれか一方もし
くは両方が“０”にされるので、各ANDゲート
４２₁，４２₂，４２₃の出力r₁，r₂，r₃はすべて
“０”にされる。したがつて、この場合には、パ
ルスφ_REGが“１”にされたときに選択信号SR₀の
みが“１”にされ、この信号によつてレジスタフ
アイル１１内のレジスタR₀が選択される。また、残り２つの選択信号レベル設定回路４０
_２，４０₃内のＴ型フリツプフロツプ４５，４６の
状態は初期状態から更新されていないので、一方
の選択信号レベル設定回路４０₂では選択情報
（s₀、s₁）として（“０”、“１”）が入力されたと
きにその選択信号SR₂を“１”にし、他方の選択
信号レベル設定回路４０₃では選択情報（s₀、s₁）
として（“１”、“１”）が入力されたときにその選
択信号SR₃を“１”にする。すなわち、Ｔ型フリ
ツプフロツプ４５，４６の状態の更新後に、２ビ
ツトの選択情報（s₀、s₁）とこれの組合せに対応
して選択されるレジスタフアイル１１内のレジス
タとの関係は下記の表に示す通りである。

【表】上記表および前記表から明らかなように、
Ｔ型フリツプフロツプ４５，４６の状態更新前に
レジスタR₀，R₁を選択するそのための選択情報
（s₀、s₁）が更新後に入力すればレジスタR₁，R₀
がそれぞれ選択されている。すなわち、レジスタ
R₀とR₁との間のデータ交換は、互いの選択信号
SR₀，SR₁を交換することによつて行なわれてい
る。さらに、Ｔ型フリツプフロツプ４５₀，４５₁の
出力が共に更新され、“１”にされている状態で
今度はレジスタR₁とR₃との間でデータ交換を行
なう場合には、まずt₁の期間に交換情報（s₀、s₁）
として（“１”、“０”）が入力される。このとき、
s₀は“０”、選択信号レベル設定回路４０₀内のＴ
型フリツプフロツプ４５₀の出力が予め“１”に
設定されているので、EX−ORゲート４３₀の出
力が“１”にされる。さらに₁は“１”でありＴ
型フリツプフロツプ４６₀の出力が予め“０”に
設定されているので、EX−ORゲート４４₀の出
力も“１”にされる。この結果、ANDゲート４
２₀の出力r₀が“１”にされる。したがつて各Ｄ
型フリツプフロツプ４８のリセツト解除後、タイ
ミングパルスφ_EX1が“１”にされると、Ｄ型フリ
ツプフロツプ４８₀が“１”に保持される。次の
t₂の期間には、交換情報（s₀、s₁）として（“１”、
“１”）が入力される。このとき、選択信号レベル
設定回路４０₃内で２つのEX−ORゲート４３₃，
４４₃の出力が共に“１”にされ、これに続く
ANDゲート４２₃の出力r₃も“１”にされるの
で、この期間ではＤ型フリツプフロツプ４８₃が
“１”に保持される。したがつて上記t₂の期間経
過後は、２つのANDゲート４７₀，４７₃が開か
れている。次にt₃の期間にタイミングパルスφ_EX2が入力する
と、この期間にクロツクパルスφ_R0，φ_R3が“１”
に設定され、２つの選択信号レベル設定回路４０
_０，４０₃内のＴ型フリツプフロツプ４５₀，４５₃
と４６₀，４６₃が動作可能状態にされる。またこ
のt₃の期間では一方の交換情報（s₀、s₁）として
（“１”、“０”）が、他方の交換情報（s₀′、s₁′）
と
して（“１”、“１”）がそれぞれ入力されており、
EX−ORゲート３３の出力EX₀として“０”が、
EX−ORゲート３４の出力EX₁として“１”が得
られている。このため、上記Ｔ型フリツプフロツ
プ４５₀，４５₃と４６₀，４６₃のうち、“１”に
示されているEX₁が入力しているＴ型フリツプフ
ロツプ４６₀，４６₃のみがその状態を反転する。
ここでこれ以前、上記２つのＴ型フリツプフロツ
プ４６₀，４６₃の出力は“０”になつているの
で、クロツクパルスφ_R0，φ_R3が“１”にされる
と、上記２つのＴ型フリツプフロツプ４６₀，４
６₃の出力が“１”にされる。したがつて上記t₃
の期間経過後では、選択信号レベル設定回路４０
_０内の他方のＴ型フリツプフロツプ４６₀の状態が
“０”から“１”に更新されており、選択信号レ
ベル設定回路４０₃内の他方のＴ型フリツプフロ
ツプ４６₃の状態も“０”から“１”に更新され
ている。したがつて、Ｔ型フリツプフロツプ４５
_０，４５₁，４５₂，４５₃の状態は“１”、“１”、
“０”、“０”となり、Ｔ型フリツプフロツプ４６
_０，４６₁，４６₂，４６₃の状態は“１”、“０”、
“０”、“１”となつている。次にこの状態で、レジスタ選択回路１２に共に
“０”にされた選択情報（s₀、s₁）と“１”のタ
イミングパルスφ_REGを入力する。このとき、選択
信号レベル設定回路４０₁内の一方のＴ型フリツ
プフロツプ４５₁の出力が“１”に、他方のＴ型
フリツプフロツプ４６₁の出力が“０”にそれぞ
れ予め設定されており、情報₀が“０”に、₁が
インバータ３２によつて“１”にそれぞれされる
ので、この回路４０₁内のEX−ORゲート４３₁，
４４₁の出力が共に“１”にされ、これにより
ANDゲート４２₁の出力r₁が“１”にされる。こ
こで他の選択信号レベル設定回路４０₀，４０₂，
４０₃では、前期と同様にしてANDゲート４２₀，
４２₂，４２₃の出力r₀，r₂，r₃が共に“０”にさ
れる。したがつて、この場合には選択信号SR₁の
みが“１”にされ、レジスタR₁が選択される。次に、上記選択情報（s₀、s₁）として（“１”、
“０”）を入力すると、s₁が“１”でありかつ選択
信号レベル設定回路４０₃内の一方のＴ型フリツ
プフロツプ４５₃の出力が“０”であるため、EX
−ORゲート４３₃の出力が“１”にされる。さら
にs₁が“０”でありかつＴ型フリツプフロツプ４
６₃の出力が“１”であるため、EX−ORゲート
４４₃の出力も“１”にされる。この結果、上記
両EX−ORゲート４３₃，４４₃の出力が入力され
るANDゲート４２₃の出力がr₃が“１”にされ
る。したがつて、この場合にはレジスタR₃が選
択される。また、選択信号レベル設定回路４０₂内のＴ型
フリツプフロツプ４３₂，４４₂の状態は初期状態
から更新されていないので、選択情報（s₀、s₁）
として（“０”、“１”）が入力されたときにその選
択信号SR₂が“１”にされ、この信号SR₂によつ
てレジスタR₂が選択される。さらに次に、選択情報（s₀、s₁）として
（“１”、“１”）を入力すると、₀がインバータ３
１によつて“０”にされかつ選択信号レベル設定
回路４０₀内の一方のＴ型フリツプフロツプ４５₀
の出力が“１”であるため、EX−ORゲート４
３₀の出力が“１”にされる。さらに₁がインバ
ータ３２によつて“０”にされかつ他方のＴ型フ
リツプフロツプ４６₀の出力が“１”であるため、
EX−ORゲート４４₀の出力も“１”にされる。
この結果、上記両EX−ORゲート４３₀，４４₀の
出力が入力されるANDゲート４２₀の出力r₀が
“１”にされる。したがつて、この場合にはレジ
スタR₀が選択される。すなわち、Ｔ型フリツプ
フロツプ４５，４６の状態の更新後に、２ビツト
の選択情報（s₀、s₁）とこれの組合せに対応して
選択されるレジスタフアイル１１内のレジスタと
の関係は下記の表に示す通りである。

〔発明の効果〕

以上説明したようにこの発明によれば、高速に
データの交換が可能でありかつ余分なレジスタ等
の記憶回路が不要な記憶装置が提供できる。

【図面の簡単な説明】

第１図は従来の記憶装置の構成を示す回路図、
第２図はこの発明の一実施例に係る構成を示す回
路図、第３図は第２図中の一部分を詳細に示す回
路図、第４図は第２図装置の動作を説明するため
のタイミングチヤート、第５図は第２図中の他の
部分を詳細に示す回路図である。１１……レジスタフアイル、１２……レジスタ
選択回路、１３……入出力制御装置、１４……デ
ータバス、３３，３４……排他的論理和ゲート、
４０……選択信号レベル設定回路、４１，４２，
４７……ANDゲート、４３，４４……排他的論
理和ゲート、４５，４６……Ｔ型フリツプフロツ
プ、４８……Ｄ型フリツプフロツプ。

Claims

【特許請求の範囲】１複数のレジスタR₀〜R₃を有し、選択信号
SR₁〜SR₃に応じていずれか１つのレジスタが選
択されるレジスタフアイル１１と、内部状態が予め設定され、この内部状態および
上記選択信号を交換するためのそれぞれｎビツト
（ｎは１以上の整数）の１対の交換情報に応じて
内部状態が更新され、レジスタの選択時には内部
状態と、入力されるｎビツトのレジスタ選択情報
に対応して上記選択信号を出力する選択回路１２
とを具備し、上記選択回路は、上記レジスタ選択情報の各ビ
ツトの情報とその反転されたレベルの情報を出力
する相補情報出力手段３１，３２と、上記レジスタフアイル内のレジスタに対応した
数の選択信号レベル設定回路４０₀〜４０₃と、上
記１対の交換情報の一致、不一致を検出する第１
の一致、不一致検出手段３３，３４とから構成さ
れ、上記各選択信号レベル設定回路のそれぞれが、
上記第１の一致、不一致検出手段の出力が入力さ
れ、選択信号の交換動作時に入力状態に応じて出
力を反転するＴ型フリツプフロツプからなる状態
反転記憶手段４５₀〜４５₃，４６₀〜４６₃と、上記状態反転記憶手段の出力と上記１対の交換
情報の一方もしくは上記相補情報出力手段から出
力されたレジスタ選択情報との一致、不一致を検
出する第２の一致、不一致検出手段４３₀〜４３
_３，４４₀〜４４₃と、上記第２の一致、不一致検出手段の出力に応じ
て上記選択信号を出力させる選択信号出力制御手
段４１₀〜４１₃と、上記第２の一致、不一致検出手段の出力を記憶
するＤ型フリツプフロツプからなる状態記憶手段
４８₀〜４８₃と、上記状態記憶手段の出力に応じて上記状態反転
記憶手段を動作状態に設定する制御手段４７₀〜
４７₃とから構成されてなることを特徴とする記
憶装置。２前記第１の一致、不一致検出手段がｎ個の排
他的論理和ゲート３３，３４で構成されており、
前記状態反転記憶手段がｎ個のＴ型フリツプフロ
ツプ４５₀〜４５₃，４６₀〜４６₃で構成されてお
り、前記第２の一致、不一致検出手段がｎ個の排
他的論理和ゲート４３₀〜４３₃，４４₀〜４４₃で
構成されている特許請求の範囲第１項に記載の記
憶装置。