JPS6164161A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6164161A JPS6164161A JP18570784A JP18570784A JPS6164161A JP S6164161 A JPS6164161 A JP S6164161A JP 18570784 A JP18570784 A JP 18570784A JP 18570784 A JP18570784 A JP 18570784A JP S6164161 A JPS6164161 A JP S6164161A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置及びその製造方法に関する。
例えばＮＰＮバイポーラトランジスタのベース・コレク
タ間のＰＮ接合における所謂ベース・コレクタ耐圧（Ｍ
Ｏｎｏ）は、ベース・コレクタ接合の絶縁膜の界面での
空乏層の伸び状態で決まる。この空乏層の伸びが半導体
基板の主面にまで達していないと、十分なベース・コレ
クタ耐圧を得ることができない。特に、ベース側（高磯
度側）からのキャリアの注入不足によってコレクタ側（
低蹟度側）に伸びた空乏層がっまり を起こして半導体
基板の主面で落ち込んでいる場合には、ベース・コレク
タ耐圧が著しく低下する。
タ間のＰＮ接合における所謂ベース・コレクタ耐圧（Ｍ
Ｏｎｏ）は、ベース・コレクタ接合の絶縁膜の界面での
空乏層の伸び状態で決まる。この空乏層の伸びが半導体
基板の主面にまで達していないと、十分なベース・コレ
クタ耐圧を得ることができない。特に、ベース側（高磯
度側）からのキャリアの注入不足によってコレクタ側（
低蹟度側）に伸びた空乏層がっまり を起こして半導体
基板の主面で落ち込んでいる場合には、ベース・コレク
タ耐圧が著しく低下する。
この問題を解消するため、従来、半導体基板の主面近傍
に高濃度領域（ガードリング）を設ける手段や、絶縁膜
上からフィールドプレートによって電界をかけて強制的
に空乏層を伸ばす手段が採用されている。しかしながら
、これらの手段によるものでは、フォトエツチングプロ
セスが新たに一工程必要となり工程が複雑になると共に
、その際のマスク合せの余裕をとるためにチップ面積の
増大を招く。その結果、製造コストが高くなり、従来の
技術では高耐圧の半導体装置を容易に得ることができな
かった。
に高濃度領域（ガードリング）を設ける手段や、絶縁膜
上からフィールドプレートによって電界をかけて強制的
に空乏層を伸ばす手段が採用されている。しかしながら
、これらの手段によるものでは、フォトエツチングプロ
セスが新たに一工程必要となり工程が複雑になると共に
、その際のマスク合せの余裕をとるためにチップ面積の
増大を招く。その結果、製造コストが高くなり、従来の
技術では高耐圧の半導体装置を容易に得ることができな
かった。
本発明は、ＰＮ接合の絶縁膜の界面での空乏層の落ち込
みを防止して、耐圧の向上を達成した半導体装置及びそ
の製造方法を提供することをその目的とするものである
。
みを防止して、耐圧の向上を達成した半導体装置及びそ
の製造方法を提供することをその目的とするものである
。
〔発明の概要〕
本発明は、コレクタ電極となる不純物領域を素子領域の
主面より突出して形成することにより、ＰＮｉ合の絶縁
膜の界面での空乏層の落ち込みを防止して、耐圧の向上
を達成した半導体装置である。
主面より突出して形成することにより、ＰＮｉ合の絶縁
膜の界面での空乏層の落ち込みを防止して、耐圧の向上
を達成した半導体装置である。
また、本発明は、コレクタ電極となる不純物領域の形°
成後にＨＦとＨＮＯ，からなるエツチング液で半導体基
板にエツチング処理を施して、コレクタ電極となる不純
物領域を素子領域の主面から突出して形成する工程を設
けることにより、耐圧の向上を達成した半導体装ｆ！Ｅ
を容易に得ることができる半導体装置の製造方法である
。
成後にＨＦとＨＮＯ，からなるエツチング液で半導体基
板にエツチング処理を施して、コレクタ電極となる不純
物領域を素子領域の主面から突出して形成する工程を設
けることにより、耐圧の向上を達成した半導体装ｆ！Ｅ
を容易に得ることができる半導体装置の製造方法である
。
以下、本発明の実施例について図面を参照して説明する
。なお、本発明の一実施例の半導体装置の構成は、その
製造工程の説明をもってその説明とする。
。なお、本発明の一実施例の半導体装置の構成は、その
製造工程の説明をもってその説明とする。
先ず、第１図に示す如く、例えば（１１１＞の結晶方位
を持つ低一度＋２）Ｐ型不純物をドープしたシリコン基
板１を用意し、ウェット酸化により約７０００λの酸化
膜（図示せず）を表面に形成する。次いで、酸化膜の素
子領域予定部に対応する部分をウェットエツチングにて
除去し、形成された開口部を有する酸化膜をマスクにし
て、シリコン基板１の素子値域予定部に深さ約４０μｍ
の凹部２をエツチングにて形成する。
を持つ低一度＋２）Ｐ型不純物をドープしたシリコン基
板１を用意し、ウェット酸化により約７０００λの酸化
膜（図示せず）を表面に形成する。次いで、酸化膜の素
子領域予定部に対応する部分をウェットエツチングにて
除去し、形成された開口部を有する酸化膜をマスクにし
て、シリコン基板１の素子値域予定部に深さ約４０μｍ
の凹部２をエツチングにて形成する。
次いで、残存した酸化膜をマスクにして、凹部２の表面
に気相成長によりＮ型不純物層３を形成する。
に気相成長によりＮ型不純物層３を形成する。
次に、酸化膜を除去した後第２図に示す如く、Ｎ型不純
物層３を含むシリコン基板１の表面に、Ｎ型エピタキシ
ャル層４をエピタキシャル成長により厚さ約２０μ島成
長させる。次に、第３図に示す如く、Ｎ型エピタキシャ
ル層４が４０μ隅以上の厚さに達するまで成長させる。
物層３を含むシリコン基板１の表面に、Ｎ型エピタキシ
ャル層４をエピタキシャル成長により厚さ約２０μ島成
長させる。次に、第３図に示す如く、Ｎ型エピタキシャ
ル層４が４０μ隅以上の厚さに達するまで成長させる。
次に、第４図に示す如く、シリコン基板１の表面が露出
子るまでラッピング処理を施して、表面の平坦化を行う
。このラッピング処理後にシリコン基板１内には、コレ
クタ電極（Ｎ型不純物層）３、コレクタ領域（Ｎ型ビタ
キシャル層）４が形成されている。
子るまでラッピング処理を施して、表面の平坦化を行う
。このラッピング処理後にシリコン基板１内には、コレ
クタ電極（Ｎ型不純物層）３、コレクタ領域（Ｎ型ビタ
キシャル層）４が形成されている。
次に、第５図に示す如く、半導体基板１、コレクタ電極
３、コレクタ領域４の主面１ｃＨＦ：ＨＮＯ，の比が３
＝１の組成比をなすエツチング液によりエツチング処理
を施す。このエツチング液では、高一度領域であるコレ
クタ電極３の部分ではエツチング速度が遅い。このため
、コレクタ電極３の端部が主面側で突出した突出部３ｄ
を有することＫなる。
３、コレクタ領域４の主面１ｃＨＦ：ＨＮＯ，の比が３
＝１の組成比をなすエツチング液によりエツチング処理
を施す。このエツチング液では、高一度領域であるコレ
クタ電極３の部分ではエツチング速度が遅い。このため
、コレクタ電極３の端部が主面側で突出した突出部３ｄ
を有することＫなる。
然る後、表面絶縁膜６、ベース領域５、エミッタ領域７
、アルミニウム等からなる配線８等を所定の仕様を満し
次半導体装置ｉｏ、を得る。
、アルミニウム等からなる配線８等を所定の仕様を満し
次半導体装置ｉｏ、を得る。
同図９は、コレクタ電極３の突出部３ａの直下に形成さ
れ九Ｎ＋領域である。
れ九Ｎ＋領域である。
このように構成された牛導体装置しヱでは、第７図に拡
大して示す如く、コレクタ電極３の突出部３ａが半導体
基板１の主面から突出しているので、空乏層１ノの伸び
を半導体基板１の主面まで十分に引き上げて、耐圧を向
上させることができる。なお、第８図は、突出部３ａの
ない従来の半導体装置で空乏層１２の、落ち込みによる
つまり １３が発生している状態を示している。
大して示す如く、コレクタ電極３の突出部３ａが半導体
基板１の主面から突出しているので、空乏層１ノの伸び
を半導体基板１の主面まで十分に引き上げて、耐圧を向
上させることができる。なお、第８図は、突出部３ａの
ない従来の半導体装置で空乏層１２の、落ち込みによる
つまり １３が発生している状態を示している。
また、本発明方法によれば、耐圧を向上させるためにガ
ードリングやフィールドプレートを利用する場合に必要
となる余分なフォトエツチング工程を除くことができる
ので、簡略化された工程で耐圧の向上を図った半導体装
置を容易に得ることができる。
ードリングやフィールドプレートを利用する場合に必要
となる余分なフォトエツチング工程を除くことができる
ので、簡略化された工程で耐圧の向上を図った半導体装
置を容易に得ることができる。
以上説明した如く、本発明に係る半導体装置及びその製
造方法によれば、ＰＮ接合の絶縁膜の界面での空乏層の
落ち込みを防止して、耐圧の向上を達成した半導体装置
及びその製造方法を容易に得ることができるものである
。
造方法によれば、ＰＮ接合の絶縁膜の界面での空乏層の
落ち込みを防止して、耐圧の向上を達成した半導体装置
及びその製造方法を容易に得ることができるものである
。
第１図乃至第６図は、本発明方法を工程順に示す説明図
、第７図は、本発明の一実施例の半導体装置の要部の拡
大図、第８図は、従来の半導体装置の要部の拡大図であ
る。 １・・・半づ体基板、２・・・凹部、３・・・コレクタ
電極、４・・・コレクタ領域、５・・・ベース領域、６
・・・表面絶縁膜、７・・・エミッタ領域、８・・・配
線、９＋ ・・・Ｎ 領域、Ｌユ・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第７図 ム
、第７図は、本発明の一実施例の半導体装置の要部の拡
大図、第８図は、従来の半導体装置の要部の拡大図であ
る。 １・・・半づ体基板、２・・・凹部、３・・・コレクタ
電極、４・・・コレクタ領域、５・・・ベース領域、６
・・・表面絶縁膜、７・・・エミッタ領域、８・・・配
線、９＋ ・・・Ｎ 領域、Ｌユ・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 第７図 ム
Claims (2)
- （１）半導体基板の所定領域に形成された凹部と、該凹
部の表面に形成され、その端部が前記半導体基板の主面
から突出した突出部をなすコレクタ電極と、該コレクタ
電極上に順次積層形成され、前記凹部をその主面が前記
半導体基板の主面とほぼ同一平面をなすように設けられ
たコレクタ領域、ベース領域と、該ベース領域内に形成
されたエミッタ領域とを具備することを特徴とする半導
体装置。 - （２）半導体基板の素子領域予定部に所定深さの凹部を
形成する工程と、該凹部の内面に前記半導体基板と逆導
電型の高濃度の不純物領域を形成する工程と、該不純物
領域上に前記半導体基板と逆導電型のエピタキシャル層
を積層形成して、前記凹部を埋める工程と、該エピタキ
シャル層に前記半導体基板の主面が露出するまで平坦化
処理を施す工程と、前記半導体基板、前記不純物領域、
前記エピタキシャル層の主面にＨＦ：ＨＮＯ＿３＝３：
１のエッチング液でエッチング処理を施して不純物領域
の端部に突出部を形成する工程とを具備することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18570784A JPS6164161A (ja) | 1984-09-05 | 1984-09-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18570784A JPS6164161A (ja) | 1984-09-05 | 1984-09-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6164161A true JPS6164161A (ja) | 1986-04-02 |
Family
ID=16175454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18570784A Pending JPS6164161A (ja) | 1984-09-05 | 1984-09-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6164161A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4977107A (en) * | 1989-08-23 | 1990-12-11 | Motorola Inc. | Method for manufacturing semiconductor rectifier |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420837A (en) * | 1977-07-08 | 1979-02-16 | Kazuo Ogiwara | Recovering method and device chopped straw |
-
1984
- 1984-09-05 JP JP18570784A patent/JPS6164161A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420837A (en) * | 1977-07-08 | 1979-02-16 | Kazuo Ogiwara | Recovering method and device chopped straw |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4977107A (en) * | 1989-08-23 | 1990-12-11 | Motorola Inc. | Method for manufacturing semiconductor rectifier |
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