JPS63266572A - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
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- JPS63266572A JPS63266572A JP9986887A JP9986887A JPS63266572A JP S63266572 A JPS63266572 A JP S63266572A JP 9986887 A JP9986887 A JP 9986887A JP 9986887 A JP9986887 A JP 9986887A JP S63266572 A JPS63266572 A JP S63266572A
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- bus
- local memory
- memory
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- 238000012545 processing Methods 0.000 title claims abstract description 45
- 230000015654 memory Effects 0.000 claims abstract description 103
- 230000006870 function Effects 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 5
- 238000013519 translation Methods 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はデータ処理技術さらには仮想記憶方式のデータ
処理装置に適用して特に有効な技術に関し、例えば中央
処理装置(CP U)として汎用マイクロプロセッサを
複数個用いた高性能データ処理装置に利用して有効な技
術に関する。
処理装置に適用して特に有効な技術に関し、例えば中央
処理装置(CP U)として汎用マイクロプロセッサを
複数個用いた高性能データ処理装置に利用して有効な技
術に関する。
[従来の技術]
近年、データ処理装置の記憶容量は扱うデータ量の増加
、処理プログラムの巨大化によって増加の一途をたどっ
ている。一方、データ処理装置の処理速度に対する要求
も同一の理由から増加してきている。ところが同一の設
計思想およびプロセス技術を用いて記憶装置を構成した
場合、記憶容量を大きくすればするほど個々の記憶要素
に対するアクセス時間が増大し処理速度の低下が生じる
。
、処理プログラムの巨大化によって増加の一途をたどっ
ている。一方、データ処理装置の処理速度に対する要求
も同一の理由から増加してきている。ところが同一の設
計思想およびプロセス技術を用いて記憶装置を構成した
場合、記憶容量を大きくすればするほど個々の記憶要素
に対するアクセス時間が増大し処理速度の低下が生じる
。
上記要求を満たすため汎用コンピュータ、ミニコンピユ
ータ等では、中央処理装置の速度を上げ、中央処理装置
の速度と記憶装置のアクセス時間の格差を解消するため
キャッシュメモリを設けて、システムの処理速度を上げ
る方法を採用するようになってきた。さらに個々の中央
処理装置の性能を上げただけでは性能が充分でない場合
には、複数の中央処理装置を設けてデータ処理装置全体
の性能を上げている。
ータ等では、中央処理装置の速度を上げ、中央処理装置
の速度と記憶装置のアクセス時間の格差を解消するため
キャッシュメモリを設けて、システムの処理速度を上げ
る方法を採用するようになってきた。さらに個々の中央
処理装置の性能を上げただけでは性能が充分でない場合
には、複数の中央処理装置を設けてデータ処理装置全体
の性能を上げている。
このようなデータ処理装置の例としては、インターナシ
ョナル・ビジネス・マシンズ(IBM)社製の3090
シリーズプロセツサ、[株]日立製作所製のM680シ
リーズプロセッサ、富士通[株コ製のM780シリーズ
プロセッサやデジタル・エクイップメント・コーポレー
ション(DEC)社製のVAX8600シリーズプロセ
ッサなどがある。
ョナル・ビジネス・マシンズ(IBM)社製の3090
シリーズプロセツサ、[株]日立製作所製のM680シ
リーズプロセッサ、富士通[株コ製のM780シリーズ
プロセッサやデジタル・エクイップメント・コーポレー
ション(DEC)社製のVAX8600シリーズプロセ
ッサなどがある。
[発明が解決しようとする問題点]
上記従来技術においては、データ処理装置全体を制御す
るソフトウェアであるオペレーティングシステムの作り
易さとユーザから見た操作のし易さの観点から、複数の
中央処理装置に対し論理的な主記憶装置の数を1つにす
る仮想記憶方式または記憶空間の一部を共通にする仮想
記憶方式がよく用いられている。この場合、個々の中央
処理装置の性能を充分に発揮させるためには、上記主記
憶装置とは別個に各中央処理装置ごとにキャッシュメモ
リを設け、他の中央処理装置の記憶アクセスによる妨害
を少なくすることが望ましい。しかるに、複数個のキャ
ッシュメモリを設けると、各キャッシュメモリと主記憶
装置の間で記憶内容の矛盾すなわち不一致を生じる。そ
こで、記憶内容の矛盾を生じさせないように保証するた
め、ある中央処理装置が主記憶装置の記憶内容の書換え
行なったとき他の中央処理装置のキャッシュメモリに同
じ記憶内容が保持されていないかを調べ、保持されてい
る場合にはこれを無効化するかまたは内容を正しい値に
書き換える処理を行なう回路が必要となる。上記のよう
な記憶保証回路をもうけることによる装置全体の価格上
昇および各キャッシュメモリ間の配線量の増加は1元々
システム価格の高い従来の汎用コンピュータやミニコン
ピユータでは特に問題とされてはいなかった。
るソフトウェアであるオペレーティングシステムの作り
易さとユーザから見た操作のし易さの観点から、複数の
中央処理装置に対し論理的な主記憶装置の数を1つにす
る仮想記憶方式または記憶空間の一部を共通にする仮想
記憶方式がよく用いられている。この場合、個々の中央
処理装置の性能を充分に発揮させるためには、上記主記
憶装置とは別個に各中央処理装置ごとにキャッシュメモ
リを設け、他の中央処理装置の記憶アクセスによる妨害
を少なくすることが望ましい。しかるに、複数個のキャ
ッシュメモリを設けると、各キャッシュメモリと主記憶
装置の間で記憶内容の矛盾すなわち不一致を生じる。そ
こで、記憶内容の矛盾を生じさせないように保証するた
め、ある中央処理装置が主記憶装置の記憶内容の書換え
行なったとき他の中央処理装置のキャッシュメモリに同
じ記憶内容が保持されていないかを調べ、保持されてい
る場合にはこれを無効化するかまたは内容を正しい値に
書き換える処理を行なう回路が必要となる。上記のよう
な記憶保証回路をもうけることによる装置全体の価格上
昇および各キャッシュメモリ間の配線量の増加は1元々
システム価格の高い従来の汎用コンピュータやミニコン
ピユータでは特に問題とされてはいなかった。
ところが最近では、データ処理装置の中央処理装置とし
て汎用マイクロプロセッサが用いられるようになって装
置全体の価格が下がり、装置内部の実装形態も変わって
きたため、上記記憶保証回路の価格と配線量が問題とな
ってきた。
て汎用マイクロプロセッサが用いられるようになって装
置全体の価格が下がり、装置内部の実装形態も変わって
きたため、上記記憶保証回路の価格と配線量が問題とな
ってきた。
本発明の目的は、複数の中央処理装置を用いて処理性能
を上げ、記憶内容の矛盾も生じないデータ処理システム
を簡単なハードウェアで構成し、システム全体の価格を
下げることにある。
を上げ、記憶内容の矛盾も生じないデータ処理システム
を簡単なハードウェアで構成し、システム全体の価格を
下げることにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
[問題点を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、汎用マイクロプロセッサは安価であるためこ
れを複数個用いて高性能のデータ処理装置を構成するの
に非常に適していることに着目し、高性能のデータ処理
システムを構成する中央処理装置として、論理アドレス
から物理アドレスへのアドレス変換機能を有するととも
に、各マイクロプロセッサごとに、マイクロプロセッサ
からもシステムバスの側からもアクセス可能でデータ処
理システム内で独自な物理アドレスを有する高速なロー
カルメモリをマイクロプロセッサと同一実装単位、すな
わち同一ボード上に設け、各マイクロプロセッサのオペ
レーティングシステムのメモリ管理プログラムによりア
クセス頻度の高い記憶単位(ページ)を、対応するマイ
クロプロセッサの制御下に置かれているローカルメモリ
に割り付け、かつ主記憶装置内の対応するページを削除
するようにするものである。
れを複数個用いて高性能のデータ処理装置を構成するの
に非常に適していることに着目し、高性能のデータ処理
システムを構成する中央処理装置として、論理アドレス
から物理アドレスへのアドレス変換機能を有するととも
に、各マイクロプロセッサごとに、マイクロプロセッサ
からもシステムバスの側からもアクセス可能でデータ処
理システム内で独自な物理アドレスを有する高速なロー
カルメモリをマイクロプロセッサと同一実装単位、すな
わち同一ボード上に設け、各マイクロプロセッサのオペ
レーティングシステムのメモリ管理プログラムによりア
クセス頻度の高い記憶単位(ページ)を、対応するマイ
クロプロセッサの制御下に置かれているローカルメモリ
に割り付け、かつ主記憶装置内の対応するページを削除
するようにするものである。
[作用コ
上記した手段によれば、マイクロプロセッサと同一実装
単位上のローカルメモリは、主記憶装置に比べ高速でア
クセス可能であり、かつマイクロプロセッサの持つバス
アービトレーション機能を用いてデッドロックを防止で
きる高性能のマルチプロセッサシステムを容易に構成で
き、しかもある記憶内容はローカルメモリのどれか1つ
もしくは主記憶装置上のいずれか一箇所に保持されるよ
うに管理することができ、これによって記憶内容の矛盾
を防止するための複雑な記憶保証回路が不要となる。
単位上のローカルメモリは、主記憶装置に比べ高速でア
クセス可能であり、かつマイクロプロセッサの持つバス
アービトレーション機能を用いてデッドロックを防止で
きる高性能のマルチプロセッサシステムを容易に構成で
き、しかもある記憶内容はローカルメモリのどれか1つ
もしくは主記憶装置上のいずれか一箇所に保持されるよ
うに管理することができ、これによって記憶内容の矛盾
を防止するための複雑な記憶保証回路が不要となる。
[実施例]
以下、本発明の一実施例を第1図を用いて説明する。本
実施例では、中央処理装置としてマイクロプロセッサを
2台用いてシステムが構成されている。ただし、中央処
理装置は2台に限定されるものではなく、3台以上用い
てシステムを構成できることはいうまでもない。
実施例では、中央処理装置としてマイクロプロセッサを
2台用いてシステムが構成されている。ただし、中央処
理装置は2台に限定されるものではなく、3台以上用い
てシステムを構成できることはいうまでもない。
この実施例のシステムは、2台のCPUボード1.2、
入出力制御装置3および主記憶装置4が4組のシステム
バス201,202,203,204によって互いに接
続されている。4組のシステムバスは、それぞれシステ
ムアドレスバス201、システムデータバス202、シ
ステムコントロールバス203およびアービトレーショ
ンバス204である。入出力制御装置3には、磁気ディ
スク装置やCRT表示装置、コンソール等が接続される
。CPUボード1は、マイクロプロセッサ10、システ
ム内で独自の物理アドレスを有するようにされたローカ
ルメモリ13.システムバス201〜204の側からロ
ーカルメモリ13へのアクセスを処理するインタフェイ
ス回路11、マイクロプロセッサ10からシステムバス
を介して主記憶装置4や他のプロセッサのローカルメモ
リへのアクセスの処理を行なうインタフェイス回路12
とから成る。
入出力制御装置3および主記憶装置4が4組のシステム
バス201,202,203,204によって互いに接
続されている。4組のシステムバスは、それぞれシステ
ムアドレスバス201、システムデータバス202、シ
ステムコントロールバス203およびアービトレーショ
ンバス204である。入出力制御装置3には、磁気ディ
スク装置やCRT表示装置、コンソール等が接続される
。CPUボード1は、マイクロプロセッサ10、システ
ム内で独自の物理アドレスを有するようにされたローカ
ルメモリ13.システムバス201〜204の側からロ
ーカルメモリ13へのアクセスを処理するインタフェイ
ス回路11、マイクロプロセッサ10からシステムバス
を介して主記憶装置4や他のプロセッサのローカルメモ
リへのアクセスの処理を行なうインタフェイス回路12
とから成る。
CPUボード1内の各構成要素はローカルアドレスバス
101.ローカルデータバス102.ローカルコントロ
ールバス103によって互いに接続されている。インタ
フェイス回路11からマイクロプロセッサ10ヘバスリ
クエスト信号BRQが入力され、マイクロプロセッサ1
0からインタフェイス回路11へはアクノリッジ信号A
CKが入力可能にされている。、インタフェイス回路1
1は、ローカルバス101〜103の他にシステムアド
レスバス201、システムデータバス202、システム
コントロールバス203にも接続され、インタフェイス
回路12はローカルバス101〜103の他にシステム
アドレスバス201、システムデータバス202、シス
テムコントロールバス203およびアービトレーション
バス204と接続されている。
101.ローカルデータバス102.ローカルコントロ
ールバス103によって互いに接続されている。インタ
フェイス回路11からマイクロプロセッサ10ヘバスリ
クエスト信号BRQが入力され、マイクロプロセッサ1
0からインタフェイス回路11へはアクノリッジ信号A
CKが入力可能にされている。、インタフェイス回路1
1は、ローカルバス101〜103の他にシステムアド
レスバス201、システムデータバス202、システム
コントロールバス203にも接続され、インタフェイス
回路12はローカルバス101〜103の他にシステム
アドレスバス201、システムデータバス202、シス
テムコントロールバス203およびアービトレーション
バス204と接続されている。
アービトレーションバス204は、システムバスに接続
された装置のいずれにバス使用権があるか示すための信
号ののるバスであり、システムバスを使用したい装置は
先ずバス使用権の要求を行なった後、アービトレーショ
ンバス204上の信号を読み取って自己に使用権がある
か否か判定し、使用権がある場合にのみシステムバス2
01〜203を使って他の装置をアクセスしにいくよう
にされる。図示されていないが、CPUボード2も同じ
構成にされている。
された装置のいずれにバス使用権があるか示すための信
号ののるバスであり、システムバスを使用したい装置は
先ずバス使用権の要求を行なった後、アービトレーショ
ンバス204上の信号を読み取って自己に使用権がある
か否か判定し、使用権がある場合にのみシステムバス2
01〜203を使って他の装置をアクセスしにいくよう
にされる。図示されていないが、CPUボード2も同じ
構成にされている。
次に、(1)CPUボード1内のマイクロプロセッサ1
0からローカルメモリ13へのアクセス。
0からローカルメモリ13へのアクセス。
(2)CPUボード2または入出力制御装置3からCP
Uボード1内のローカルメモリ13へのアクセス、(3
)CPUボード1のマイクロプロセッサ10から主記憶
装置4またはCPUボード2のローカルメモリへのアク
セスについて順次説明する。
Uボード1内のローカルメモリ13へのアクセス、(3
)CPUボード1のマイクロプロセッサ10から主記憶
装置4またはCPUボード2のローカルメモリへのアク
セスについて順次説明する。
(1)自己のボード上のローカルメモリへのアクセス。
マイクロプロセッサ10が自己のボード上のローカルメ
モリ13にアクセスを行なう場合には。
モリ13にアクセスを行なう場合には。
ローカルアドレスバス101にメモリのアドレスを、ロ
ーカルコントロールバス103に必要な制御信号を出力
する。書込みのためのアクセスの場合には、ローカルデ
ータバス102に書込みデータも出力する。ローカルア
ドレスバス101のアドレスがローカルメモリ13のも
のであった場合、ローカルメモリ13はローカルコント
ロールバス103の制御信号に従って、読出しのときに
はメモリ内のデータをローカルデータバス102に出力
し、書込みのときにはローカルデータバス102のデー
タをメモリ13内の対応するアドレス位置に書き込む。
ーカルコントロールバス103に必要な制御信号を出力
する。書込みのためのアクセスの場合には、ローカルデ
ータバス102に書込みデータも出力する。ローカルア
ドレスバス101のアドレスがローカルメモリ13のも
のであった場合、ローカルメモリ13はローカルコント
ロールバス103の制御信号に従って、読出しのときに
はメモリ内のデータをローカルデータバス102に出力
し、書込みのときにはローカルデータバス102のデー
タをメモリ13内の対応するアドレス位置に書き込む。
(2)他のCPUボードもしくは入出力制御装置からの
ローカルメモリへのアクセス。
ローカルメモリへのアクセス。
C,PtJボード2のマイクロプロセッサからCPUボ
ード1上のローカルメモリ13ヘアクセスを行なうとき
、または入出力制御装置3を介して磁気ディスク等の入
出力装置からローカルメモリ13にデータ転送を行なう
場合およびその逆を行なうときには、先ずCPUボード
2または入出力制御装置3がアービトレーションバス2
04を用いてバス使用権の獲得を行なう。CPtJPt
上2ま゛たは入出力制御装置3は、バス使用権を獲得す
るとアドレスバス201にアクセスするアドレスを、コ
ントロールバス203に必要な制御信号を出力する。メ
モリに対する書込みの場合には、さらにデータバス20
2にデータの出力を行なう。そして+ CPUボード1
上のインタフェイス回路11がアドレスバス201のア
ドレスが自己のボード上のローカルメモリ13のもので
あり、コントロールバス203の制御信号によってアク
セスが要求されていることを検出すると、マイクロプロ
セッサ10に対するバスリクエスト信号BRQをアサー
トして、ローカルメモリ13に対するアクセスの許可を
求める。マイクロプロセッサがHD680oOのような
バスアービトレーション機能を有する場合、バスリクエ
スト信号BRQはバス要求入力端子に入力される。また
、バス要求入力端子を持たないマイクロプロセッサにあ
っては、バスリクエスト信号BRQをホールド要求入力
端子に入力させるようにすればよい。
ード1上のローカルメモリ13ヘアクセスを行なうとき
、または入出力制御装置3を介して磁気ディスク等の入
出力装置からローカルメモリ13にデータ転送を行なう
場合およびその逆を行なうときには、先ずCPUボード
2または入出力制御装置3がアービトレーションバス2
04を用いてバス使用権の獲得を行なう。CPtJPt
上2ま゛たは入出力制御装置3は、バス使用権を獲得す
るとアドレスバス201にアクセスするアドレスを、コ
ントロールバス203に必要な制御信号を出力する。メ
モリに対する書込みの場合には、さらにデータバス20
2にデータの出力を行なう。そして+ CPUボード1
上のインタフェイス回路11がアドレスバス201のア
ドレスが自己のボード上のローカルメモリ13のもので
あり、コントロールバス203の制御信号によってアク
セスが要求されていることを検出すると、マイクロプロ
セッサ10に対するバスリクエスト信号BRQをアサー
トして、ローカルメモリ13に対するアクセスの許可を
求める。マイクロプロセッサがHD680oOのような
バスアービトレーション機能を有する場合、バスリクエ
スト信号BRQはバス要求入力端子に入力される。また
、バス要求入力端子を持たないマイクロプロセッサにあ
っては、バスリクエスト信号BRQをホールド要求入力
端子に入力させるようにすればよい。
バスリクエスト信号BRQがあると、マイクロプロセッ
サ10は、ローカルメモリ等へのアクセスサイクルを実
行中であった場合には終了次第、また実行中でなかった
場合には直ちにローカルアドレスバス101、ローカル
データバス102゜ローカルコントロールバス103を
フローティング状態にしてバスを開放し、しかる後アク
ノリッジ信号ACK (もしくはバスの状態を示す信号
)をアサートしてローカルバス101〜103の使用を
許可する。アクノリッジ信号ACKを受けるとインタフ
ェイス回路11はアドレスバス201およびコントロー
ルバス203上の信号をローカルアドレスバス101お
よびローカルコントロールバス103上に出力する。イ
ンタフェイス回路11はローカルメモリ13に対する書
込みの場合にはデータバス202上のデータをロールカ
ルデータバス102に出力し、読出しの場合にはローカ
ルデータバス102のデータをデータバス202上に出
力する。すると、ローカルメモリ13は。
サ10は、ローカルメモリ等へのアクセスサイクルを実
行中であった場合には終了次第、また実行中でなかった
場合には直ちにローカルアドレスバス101、ローカル
データバス102゜ローカルコントロールバス103を
フローティング状態にしてバスを開放し、しかる後アク
ノリッジ信号ACK (もしくはバスの状態を示す信号
)をアサートしてローカルバス101〜103の使用を
許可する。アクノリッジ信号ACKを受けるとインタフ
ェイス回路11はアドレスバス201およびコントロー
ルバス203上の信号をローカルアドレスバス101お
よびローカルコントロールバス103上に出力する。イ
ンタフェイス回路11はローカルメモリ13に対する書
込みの場合にはデータバス202上のデータをロールカ
ルデータバス102に出力し、読出しの場合にはローカ
ルデータバス102のデータをデータバス202上に出
力する。すると、ローカルメモリ13は。
ローカルアドレスバス101、ローカルコントロールバ
ス103上の信号に従ってデータの読出しまたは書込み
を行なう。ローカルメモリ13に対するアクセスが終了
すると、インタフェイス回路11はローカルアドレスバ
ス101、ローカルデータバス102.ローカルコント
ロールバス103、データバス202への出力を止め、
フローティング状態とした後に、バスリクエスト信号B
RQをネゲートしてアクセスの完了をマイクロプロセッ
サ10に通知する。これを受けてマイクロプロセッサ1
0は、アクノリッジ信号ACKをネゲートシたのちロー
カルバス101〜103を使用したアクセスサイクルを
再開する。
ス103上の信号に従ってデータの読出しまたは書込み
を行なう。ローカルメモリ13に対するアクセスが終了
すると、インタフェイス回路11はローカルアドレスバ
ス101、ローカルデータバス102.ローカルコント
ロールバス103、データバス202への出力を止め、
フローティング状態とした後に、バスリクエスト信号B
RQをネゲートしてアクセスの完了をマイクロプロセッ
サ10に通知する。これを受けてマイクロプロセッサ1
0は、アクノリッジ信号ACKをネゲートシたのちロー
カルバス101〜103を使用したアクセスサイクルを
再開する。
(3)CPUボード1からCPUボード2のローカルメ
モリまたは主記憶装置4に対しアクセスを行なう場合。
モリまたは主記憶装置4に対しアクセスを行なう場合。
この場合、CPUボード1上のマイクロプロセッサ10
は、CPU2のローカルメモリまたは主記憶装置4のア
ドレスをローカルアドレスバス101に出力し、かつ必
要な制御信号をローカルコントロールバス103に出力
する。すると、インタフェイス回路12が、自己のボー
ド上のローカルメモリ13以外のアドレスがローカルア
ドレスバス101に出力されたことを検出して、システ
ムバス201〜204を用いたアクセスに移行する。す
なわち、インタフェイス回路12は先ずアービトレーシ
ョンバス204を用いてバス使用権の獲得を行ない、ロ
ーカルアドレスバス101上の信号をアドレスバス20
1に、またローカルコントロールバス103上の信号を
コントロールバス203に出力し、システムバス201
〜203を介して接続されている他の装置に対してアク
セスを行なう。
は、CPU2のローカルメモリまたは主記憶装置4のア
ドレスをローカルアドレスバス101に出力し、かつ必
要な制御信号をローカルコントロールバス103に出力
する。すると、インタフェイス回路12が、自己のボー
ド上のローカルメモリ13以外のアドレスがローカルア
ドレスバス101に出力されたことを検出して、システ
ムバス201〜204を用いたアクセスに移行する。す
なわち、インタフェイス回路12は先ずアービトレーシ
ョンバス204を用いてバス使用権の獲得を行ない、ロ
ーカルアドレスバス101上の信号をアドレスバス20
1に、またローカルコントロールバス103上の信号を
コントロールバス203に出力し、システムバス201
〜203を介して接続されている他の装置に対してアク
セスを行なう。
この実施例では、インタフェイス回路12に対しても、
インタフェイス回路11からマイクロプロセッサ10に
対し供給されるバスリクエスト信号BRQが入力される
ようになっている。これは、CPUボード1上のマイク
ロプロセッサ1oがCPUボード2上のローカルメモリ
を、またCPUボード2上のマイクロプロセッサがCP
Uボード1上のローカルメモリを互いに同時にアクセス
しようとしたときに、デッドロックが生じることを防ぐ
ためである。すなわち、インタフェイス回路12がアー
ビトレーションバス204を用いてバス使用権を獲得し
ようとしているときに、インクフェイス回路11を介し
てCPUボード2からのバスリクエスト信号BRQを受
けると、インタフェイス回路12はバス使用権の獲得動
作を止め、マイクロプロセッサ10に供給されるリトラ
イ信号RTRをアサートしてマイクロプロセッサ10に
現在実行のアクセスを中断させる。これによってインタ
フェイス回路11からのバスリクエスト信号BRQがマ
イクロプロセッサ10により受は付けられて、外部から
ローカルメモリ13へのアクセスが行なわれる。そして
、外部からのローカルメモリへのアクセス終了後に、マ
イクロプロセッサ10はインタフェイス回路12からの
りトライ信号RTRによって中断されていたアクセスを
再びやり直す。
インタフェイス回路11からマイクロプロセッサ10に
対し供給されるバスリクエスト信号BRQが入力される
ようになっている。これは、CPUボード1上のマイク
ロプロセッサ1oがCPUボード2上のローカルメモリ
を、またCPUボード2上のマイクロプロセッサがCP
Uボード1上のローカルメモリを互いに同時にアクセス
しようとしたときに、デッドロックが生じることを防ぐ
ためである。すなわち、インタフェイス回路12がアー
ビトレーションバス204を用いてバス使用権を獲得し
ようとしているときに、インクフェイス回路11を介し
てCPUボード2からのバスリクエスト信号BRQを受
けると、インタフェイス回路12はバス使用権の獲得動
作を止め、マイクロプロセッサ10に供給されるリトラ
イ信号RTRをアサートしてマイクロプロセッサ10に
現在実行のアクセスを中断させる。これによってインタ
フェイス回路11からのバスリクエスト信号BRQがマ
イクロプロセッサ10により受は付けられて、外部から
ローカルメモリ13へのアクセスが行なわれる。そして
、外部からのローカルメモリへのアクセス終了後に、マ
イクロプロセッサ10はインタフェイス回路12からの
りトライ信号RTRによって中断されていたアクセスを
再びやり直す。
以上のように上記実施例では、マイクロプロセッサに供
給されるバスリクエスト信号BRQをインタフェイス回
路12にも供給してアクセスの競合を検出し解消するよ
うにしているため、複数のマイクロプロセッサが同時に
アクセスを開始することによるデッドロックを起こすこ
とがない。
給されるバスリクエスト信号BRQをインタフェイス回
路12にも供給してアクセスの競合を検出し解消するよ
うにしているため、複数のマイクロプロセッサが同時に
アクセスを開始することによるデッドロックを起こすこ
とがない。
しかも、上記実施例においては、ローカルメモリは対応
するマイクロプロセッサと同一実装単位上にあるため、
システムバスを使用しなくともアクセス可能であり、か
つ高速、小容量のメモリであるため各マイクロプロセッ
サが自己のローカルメモリを参照するときのアクセス時
間は短くてすむ。他のマイクロプロセッサのローカルメ
モリにアクセスする場合にはシステムバスの使用権を確
保してからアクセスするため、主記憶装置と同程度のア
クセス時間を要するが、マルチプロセッサシステムでは
各マイクロプロセッサはそれぞれ別の仕事(処理)を受
は持つので、一般に他のマイクロプロセッサのローカル
メモリ内にあるページをアクセスする頻度は非常に低い
。そのためシステム全体として性能が大きく低下するこ
とはない6また、ある記憶内容はローカルメモリのどれ
か1つか主記憶装置上のいずれか一箇所に保持されるよ
う管理されるため、記憶内容に矛盾が生じることがない
。
するマイクロプロセッサと同一実装単位上にあるため、
システムバスを使用しなくともアクセス可能であり、か
つ高速、小容量のメモリであるため各マイクロプロセッ
サが自己のローカルメモリを参照するときのアクセス時
間は短くてすむ。他のマイクロプロセッサのローカルメ
モリにアクセスする場合にはシステムバスの使用権を確
保してからアクセスするため、主記憶装置と同程度のア
クセス時間を要するが、マルチプロセッサシステムでは
各マイクロプロセッサはそれぞれ別の仕事(処理)を受
は持つので、一般に他のマイクロプロセッサのローカル
メモリ内にあるページをアクセスする頻度は非常に低い
。そのためシステム全体として性能が大きく低下するこ
とはない6また、ある記憶内容はローカルメモリのどれ
か1つか主記憶装置上のいずれか一箇所に保持されるよ
う管理されるため、記憶内容に矛盾が生じることがない
。
さらに、マイクロプロセッサには、一般に同一実装単位
上にDMA (ダイレクトメモリアクセス)コントロー
ラ等を実装する場合のことを考えてバスアービトレーシ
ョン機能が設けられいるので、これを利用して、バス上
にローカルメモリのアドレスが出力されたことを検出し
、マイクロプロセッサにローカルバスのバス使用権を要
求することにより、システムバスからローカルメモリへ
のアクセスが可能となる。
上にDMA (ダイレクトメモリアクセス)コントロー
ラ等を実装する場合のことを考えてバスアービトレーシ
ョン機能が設けられいるので、これを利用して、バス上
にローカルメモリのアドレスが出力されたことを検出し
、マイクロプロセッサにローカルバスのバス使用権を要
求することにより、システムバスからローカルメモリへ
のアクセスが可能となる。
なお、上記実施例において、マイクロプロセッサからメ
モリへのアクセス頻度を調べるにはマイクロプロセッサ
の持つ仮想記憶のページ管理機能を利用する。ページ管
理では使用しないページを主記憶からページングディス
クへ書き出すためメモリアクセスの際にページ管理テー
ブルの該当箇所(参照ビット)にマーキングを行ない、
後で管理テーブルを調べることにより最近アクセスを行
なったページを知る。この管理テーブルをタスク切り換
えごとに調べ各タスクでのアクセス頻度を知ることがで
きる。つまり、ローカルメモリへの割付けは仮想記憶の
ページを単位として行なうことになる。
モリへのアクセス頻度を調べるにはマイクロプロセッサ
の持つ仮想記憶のページ管理機能を利用する。ページ管
理では使用しないページを主記憶からページングディス
クへ書き出すためメモリアクセスの際にページ管理テー
ブルの該当箇所(参照ビット)にマーキングを行ない、
後で管理テーブルを調べることにより最近アクセスを行
なったページを知る。この管理テーブルをタスク切り換
えごとに調べ各タスクでのアクセス頻度を知ることがで
きる。つまり、ローカルメモリへの割付けは仮想記憶の
ページを単位として行なうことになる。
この場合、ページ管理テーブルへのマーキングは、アド
レス変換の際に、マイクロプロセッサのハードウェアに
より対応する参照ビットに111 I+を立てることに
より行ない、各タスクでのアクセス頻度の調査およびペ
ージの置換えは各マイクロプロセッサのオペレーティン
グシステムのメモリ管理プログラムにより行なうように
すればよい。
レス変換の際に、マイクロプロセッサのハードウェアに
より対応する参照ビットに111 I+を立てることに
より行ない、各タスクでのアクセス頻度の調査およびペ
ージの置換えは各マイクロプロセッサのオペレーティン
グシステムのメモリ管理プログラムにより行なうように
すればよい。
そして、主記憶装置4から各ローカルメモリへのページ
の割付けおよびローカルメモリから主記憶装置へのペー
ジの格納は、前述した(2)や(3)のアクセス手順に
従って行なうことができる。
の割付けおよびローカルメモリから主記憶装置へのペー
ジの格納は、前述した(2)や(3)のアクセス手順に
従って行なうことができる。
ここで、例えば主記憶装置4からローカルメモリへある
ページを移す場合、ページ転送後に管理テーブルの対応
するページの位置(アドレス)を示すポインタを主記憶
装置からローカルメモリのアドレスに変えることにより
、主記憶装置内の元のページの消去を省略できる。また
これによって、ローカルメモリと主記憶装置のページの
重複がないように管理される。
ページを移す場合、ページ転送後に管理テーブルの対応
するページの位置(アドレス)を示すポインタを主記憶
装置からローカルメモリのアドレスに変えることにより
、主記憶装置内の元のページの消去を省略できる。また
これによって、ローカルメモリと主記憶装置のページの
重複がないように管理される。
以上説明したように上記実施例は、論理アドレスから物
理アドレスへの変換機能を有するマイクロプロセッサを
用いてマルチプロセッサシステムを構成し、各マイクロ
プロセッサごとに、マイクロプロセッサからもシステム
バスの側からもアクセス可能でデータ処理システム内で
独自な物理アドレスを有する高速なローカルメモリを、
マイクロプロセッサと同一実装単位、すなわち同一ボー
ド上に設けたので、マイクロプロセッサと同一実装置上
のローカルメモリは、主記憶装置に比べ高速でアクセス
可能であり、かつマイクロプロセッサの持つパスアービ
トレーション機能を用いてデッドロックを防止できると
いう作用により、高性能のマルチプロセッサシステムを
容易に構成することができる。
理アドレスへの変換機能を有するマイクロプロセッサを
用いてマルチプロセッサシステムを構成し、各マイクロ
プロセッサごとに、マイクロプロセッサからもシステム
バスの側からもアクセス可能でデータ処理システム内で
独自な物理アドレスを有する高速なローカルメモリを、
マイクロプロセッサと同一実装単位、すなわち同一ボー
ド上に設けたので、マイクロプロセッサと同一実装置上
のローカルメモリは、主記憶装置に比べ高速でアクセス
可能であり、かつマイクロプロセッサの持つパスアービ
トレーション機能を用いてデッドロックを防止できると
いう作用により、高性能のマルチプロセッサシステムを
容易に構成することができる。
また、論理アドレスから物理アドレスへの変換機能を有
するマイクロプロセッサを用いてマルチプロセッサシス
テムを構成し、各マイクロプロセッサのオペレーティン
グシステムのメモリ管理プログラムによりアクセス頻度
の高い記憶単位(ページ)を対応するマイクロプロセッ
サの制御下に置かれているローカルメモリに割り付け、
かつ記憶装置内の対応するページを削除するようにした
ので、ある記憶内容はローカルメモリのどれか1つもし
くは主記憶装置上のいずれか一箇所に保持されるように
管理されるという作用により、記憶内容の矛盾を防止す
るための複雑な記憶保証回路が不要となるという効果が
ある。
するマイクロプロセッサを用いてマルチプロセッサシス
テムを構成し、各マイクロプロセッサのオペレーティン
グシステムのメモリ管理プログラムによりアクセス頻度
の高い記憶単位(ページ)を対応するマイクロプロセッ
サの制御下に置かれているローカルメモリに割り付け、
かつ記憶装置内の対応するページを削除するようにした
ので、ある記憶内容はローカルメモリのどれか1つもし
くは主記憶装置上のいずれか一箇所に保持されるように
管理されるという作用により、記憶内容の矛盾を防止す
るための複雑な記憶保証回路が不要となるという効果が
ある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが1本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
仮想記憶のページ管理機能を有するマイクロプロセッサ
を用いて構成したシステムについて説明したが、そのよ
うな機 ノ能を有しないマイクロプロセッサであっても
、仮想記憶方式のメモリ管理ユニットを併用することに
より、同様なシステムを構成することが可能である。
体的に説明したが1本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
仮想記憶のページ管理機能を有するマイクロプロセッサ
を用いて構成したシステムについて説明したが、そのよ
うな機 ノ能を有しないマイクロプロセッサであっても
、仮想記憶方式のメモリ管理ユニットを併用することに
より、同様なシステムを構成することが可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である汎用マイクロプロセ
ッサを用いたマルチマイクロプロセッサシステムに適用
したものについて説明したが、この発明はそれに限定さ
れるものでなく、複数の中央処理装置を有し、階層的記
憶構造を持つデータ処理システム一般に利用することが
できる。
をその背景となった利用分野である汎用マイクロプロセ
ッサを用いたマルチマイクロプロセッサシステムに適用
したものについて説明したが、この発明はそれに限定さ
れるものでなく、複数の中央処理装置を有し、階層的記
憶構造を持つデータ処理システム一般に利用することが
できる。
[発明の効果]
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、複数の中央処理装置を有し、大量の記憶容量
を持つ高性能でかつ記憶内容に矛盾を生じないデータ処
理装置を、簡単なハードウェアにより安価に実現するこ
とができる。
を持つ高性能でかつ記憶内容に矛盾を生じないデータ処
理装置を、簡単なハードウェアにより安価に実現するこ
とができる。
第1図は本発明に係るマルチプロセッサシステムの一実
施例を示すブロック図である。 1.2・・・・CPUボード、3・・・・入出力制御装
置、4・・・・主記憶装置、10・・・・マイクロプロ
セッサ、11.12・・・・インタフェイス回路、13
・・・・ローカルメモリ、101・・・・ローカルアド
レスバス、102・・・・ローカルデータバス、103
・・・・ローカルコントロールバス、201・・・・シ
ステムアドレスバス、202・・・・システムデータバ
ス、203・・・・システムコントロールバス、204
・・・・アービトレーションバス、BRQ・・・・バス
リクエスト信号、ACK・・・・アクノリッジ信号、R
TR・・・・リトライ信号。
施例を示すブロック図である。 1.2・・・・CPUボード、3・・・・入出力制御装
置、4・・・・主記憶装置、10・・・・マイクロプロ
セッサ、11.12・・・・インタフェイス回路、13
・・・・ローカルメモリ、101・・・・ローカルアド
レスバス、102・・・・ローカルデータバス、103
・・・・ローカルコントロールバス、201・・・・シ
ステムアドレスバス、202・・・・システムデータバ
ス、203・・・・システムコントロールバス、204
・・・・アービトレーションバス、BRQ・・・・バス
リクエスト信号、ACK・・・・アクノリッジ信号、R
TR・・・・リトライ信号。
Claims (1)
- 【特許請求の範囲】 1、アドレス変換機能を有する複数のマイクロプロセッ
サと共有の記憶装置がシステムバスによって結合されて
いるデータ処理システムにおいて、上記複数のマイクロ
プロセッサの各々に、該マイクロプロセッサと上記シス
テムバスの双方からアクセス可能なローカルメモリを設
け、該ローカルメモリには上記マイクロプロセッサから
のアクセス頻度の高い情報群を格納するようにしたこと
を特徴とするデータ処理システム。 2、上記マイクロプロセッサは、アドレス信号、データ
信号および制御信号を出力する信号線を外部からの信号
に基づいてフローティング状態にすることができ、かつ
フローティング状態になったことを外部に通知する信号
を出力するバスアービトレーション機能を有し、上記シ
ステムバスから上記ローカルメモリへのアクセスを行な
うときにバスアービトレーション機能を用いて上記マイ
クロプロセッサとローカルメモリの切離しを行なうよう
にしたことを特徴とする特許請求の範囲第1項記載のデ
ータ処理システム。 3、上記マイクロプロセッサは、仮想記憶方式の記憶管
理機能を有し、上記ローカルメモリ内の情報群が主記憶
装置内の情報群の一部と重複しないように管理すること
を特徴とする特許請求の範囲第1項もしくは第2項記載
のデータ処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9986887A JPS63266572A (ja) | 1987-04-24 | 1987-04-24 | デ−タ処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9986887A JPS63266572A (ja) | 1987-04-24 | 1987-04-24 | デ−タ処理システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63266572A true JPS63266572A (ja) | 1988-11-02 |
Family
ID=14258786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9986887A Pending JPS63266572A (ja) | 1987-04-24 | 1987-04-24 | デ−タ処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63266572A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07160579A (ja) * | 1993-12-09 | 1995-06-23 | Nec Corp | 仮想記憶装置における二次記憶装置レコード割り当てシ ステム |
US6393520B2 (en) | 1997-04-17 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Data processor and data processing system with internal memories |
-
1987
- 1987-04-24 JP JP9986887A patent/JPS63266572A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07160579A (ja) * | 1993-12-09 | 1995-06-23 | Nec Corp | 仮想記憶装置における二次記憶装置レコード割り当てシ ステム |
US6393520B2 (en) | 1997-04-17 | 2002-05-21 | Matsushita Electric Industrial Co., Ltd. | Data processor and data processing system with internal memories |
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