JPS6398034A - シヤド−メモリ方式 - Google Patents
シヤド−メモリ方式Info
- Publication number
- JPS6398034A JPS6398034A JP24210486A JP24210486A JPS6398034A JP S6398034 A JPS6398034 A JP S6398034A JP 24210486 A JP24210486 A JP 24210486A JP 24210486 A JP24210486 A JP 24210486A JP S6398034 A JPS6398034 A JP S6398034A
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- JP
- Japan
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- firmware
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- instruction
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- Granted
Links
- 235000005324 Typha latifolia Nutrition 0.000 claims abstract description 12
- 240000000260 Typha latifolia Species 0.000 claims abstract description 12
- 230000006870 function Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 238000004088 simulation Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のシャドーメモリ方式に関する。
従来シャドーメモリ方式とは、メモリのある部のコント
ロールを行う場合、シャドーメモリに格納されているシ
ャドウプログラムによシ行っている。シャドープログラ
ムのスタート時、シャドーモーrに切替えてシャドープ
ログラムを実行シ。
ロールを行う場合、シャドーメモリに格納されているシ
ャドウプログラムによシ行っている。シャドープログラ
ムのスタート時、シャドーモーrに切替えてシャドープ
ログラムを実行シ。
終了時、シャドーモードからノーマルモードに切替え1
通常はシャドーメモリはアクセス出来ないようになって
いる。 ゛ 〔発明が解決しようとする問題点〕 中央処理装置(以下CPUという)のファームウェアが
リードオンリメモリ(以下ROMという)内部やLSI
で構成された実行ユニット内部に格納されている場合、
ファームウェアのバグあるいは仕様変更などの場合にフ
ァームウェアを変更することは容易ではない。その場合
、 ROMの書き直しなどで対処するが、実行ユニット
内部のものはソフト側にて回避する場合が多い。しかし
従来のシャドーメモリ方式でこういったファームウェア
の変更を行う事は出来なかった。
通常はシャドーメモリはアクセス出来ないようになって
いる。 ゛ 〔発明が解決しようとする問題点〕 中央処理装置(以下CPUという)のファームウェアが
リードオンリメモリ(以下ROMという)内部やLSI
で構成された実行ユニット内部に格納されている場合、
ファームウェアのバグあるいは仕様変更などの場合にフ
ァームウェアを変更することは容易ではない。その場合
、 ROMの書き直しなどで対処するが、実行ユニット
内部のものはソフト側にて回避する場合が多い。しかし
従来のシャドーメモリ方式でこういったファームウェア
の変更を行う事は出来なかった。
したがって本発明の目的はファームウェアの変更を容易
に行うことができるシャドーメモリ方式%式% 〔問題点を解決するための手段〕 本発明のシャドウメモリ方式は、シャドウメモリに格納
されたシャドープログラムに中央処理装置のファームウ
ェアの命令の一部をファームウェアに代って実行するよ
うにしたものである。
に行うことができるシャドーメモリ方式%式% 〔問題点を解決するための手段〕 本発明のシャドウメモリ方式は、シャドウメモリに格納
されたシャドープログラムに中央処理装置のファームウ
ェアの命令の一部をファームウェアに代って実行するよ
うにしたものである。
すなわち9本発明によれば、ファームウェアで制御され
る中央処理装置において、少なくともRAMを有し1通
常のソフト命令以外に前記中央処理装置内部資源を制御
できる特別命令を使用し。
る中央処理装置において、少なくともRAMを有し1通
常のソフト命令以外に前記中央処理装置内部資源を制御
できる特別命令を使用し。
前記RAMにソフト命令やファームウェアの各処理ルー
チンに対応したソフトフラグを有し、且つあらかじめバ
グの見付かった命令の機能をシュミレートするプログラ
ムを準備しであるシャドーメモリと、前記RAM内のソ
フトフラグを前記ファームウェアでチェックする手段と
、シャドーモードとノーマルモードを切換える手段と、
前記シャドーメモリに前記中央処理装置の内部レジスタ
ーをセーブしリストアする手段とを備え、前記ファーム
ウェアにバグが見付けられたときは前記ソフトフラグを
オンにして該ソフトフラグに対応した命令を前記シャド
ーメモリに準備したシャドープログラムでシミュートす
るようにしたシャドーメモリ方式が得られる。
チンに対応したソフトフラグを有し、且つあらかじめバ
グの見付かった命令の機能をシュミレートするプログラ
ムを準備しであるシャドーメモリと、前記RAM内のソ
フトフラグを前記ファームウェアでチェックする手段と
、シャドーモードとノーマルモードを切換える手段と、
前記シャドーメモリに前記中央処理装置の内部レジスタ
ーをセーブしリストアする手段とを備え、前記ファーム
ウェアにバグが見付けられたときは前記ソフトフラグを
オンにして該ソフトフラグに対応した命令を前記シャド
ーメモリに準備したシャドープログラムでシミュートす
るようにしたシャドーメモリ方式が得られる。
次に本発明につき図面を参照して説明する。
第1図は本発明の一実施例の構成を示す図である。第1
図において、実行ユニット11はLSIから成っておシ
、内部にファームウェア12を有している。シャドーメ
モリ13はROM 14及びランダムアクセスメモリ(
RAM) 15から成り1通常のソフト命令以外に中央
処理装置内部資源を制御できる特別命令を使用できるよ
うにしてあシ、ソフト命令やファームウェアの各処理ル
ーチン対応ソフトフラグ16をRAM 15に含み、且
つあらかじめバグの見付かった命令をシュミレートする
プログラムを漁備している。17はシャドーモードフラ
グである〇 第2図は上記実施例の動作流れ図である。この第2図の
フラグチェック(22)というのは、 CPUの各命令
に対応したCPU内部のソフトフラグのチェックである
。もし、ファームウェアにバグが発見され、ある命令が
誤動作する場合に、その命令の実行をCPU内部の7ア
ームウエアで実行しないようにし、シャドープログラム
にてシミユレートさせる。その時の切替えのソフトフラ
グをチェックしている。
図において、実行ユニット11はLSIから成っておシ
、内部にファームウェア12を有している。シャドーメ
モリ13はROM 14及びランダムアクセスメモリ(
RAM) 15から成り1通常のソフト命令以外に中央
処理装置内部資源を制御できる特別命令を使用できるよ
うにしてあシ、ソフト命令やファームウェアの各処理ル
ーチン対応ソフトフラグ16をRAM 15に含み、且
つあらかじめバグの見付かった命令をシュミレートする
プログラムを漁備している。17はシャドーモードフラ
グである〇 第2図は上記実施例の動作流れ図である。この第2図の
フラグチェック(22)というのは、 CPUの各命令
に対応したCPU内部のソフトフラグのチェックである
。もし、ファームウェアにバグが発見され、ある命令が
誤動作する場合に、その命令の実行をCPU内部の7ア
ームウエアで実行しないようにし、シャドープログラム
にてシミユレートさせる。その時の切替えのソフトフラ
グをチェックしている。
通常は、そのソフトフラグはオフになっている為、命令
フェッチをしく21)、その命令を実行しく2臥終了後
1次の命令をフェッチし、その命令を実行する。以下こ
の繰り返しとなっている。しかしある命令にバグが発見
された場合、その命令に対応するフラグをオンに設定す
る。そうすると、その命令をフェッチし、実行しようと
するとフラグがオンになっている為、シャドーインタフ
ェースルーチン(24ンヘエントリーする。
フェッチをしく21)、その命令を実行しく2臥終了後
1次の命令をフェッチし、その命令を実行する。以下こ
の繰り返しとなっている。しかしある命令にバグが発見
された場合、その命令に対応するフラグをオンに設定す
る。そうすると、その命令をフェッチし、実行しようと
するとフラグがオンになっている為、シャドーインタフ
ェースルーチン(24ンヘエントリーする。
このルーチンでは、シャドーモードにしく25.)。
シャドーメモリをアクセス可能とする。そして。
シャドーメモリへすべてのCPUレジスターをセーブし
く26)、シャドープログラムを実行する。シャドープ
ログラムには、先に述べたようにあらかじめバグが見つ
かった命令の機能をシミユレートするプログラムを準備
しであるので、そのシミュレートプログラムによって前
述の命令をシミュレートする<27)、このシミニレ−
ドブログラムは2通常のソフト命令以外に、 CPσ内
部資源を制御出来る特別命令を使用している。また、特
にソフトビジプルなレジスターの変更は、シャドーメモ
リ内にセーブされたレジスタ値を変更することになる。
く26)、シャドープログラムを実行する。シャドープ
ログラムには、先に述べたようにあらかじめバグが見つ
かった命令の機能をシミユレートするプログラムを準備
しであるので、そのシミュレートプログラムによって前
述の命令をシミュレートする<27)、このシミニレ−
ドブログラムは2通常のソフト命令以外に、 CPσ内
部資源を制御出来る特別命令を使用している。また、特
にソフトビジプルなレジスターの変更は、シャドーメモ
リ内にセーブされたレジスタ値を変更することになる。
シミニレ−ドブログラム終了時、前述の特別のモリにセ
ーブしたレジスターをすべてCPU内部にリストアしく
28)、シャドーモードをリセット眸q)。
ーブしたレジスターをすべてCPU内部にリストアしく
28)、シャドーモードをリセット眸q)。
前述のバグ有の命令実行終了と同じ状態となる。
その後1次の命令をフェッチし、その命令を実行すると
いう通常モードになる。
いう通常モードになる。
以上説明したように本発明は、 CPU内部に各命令に
対応したフラグを設け、シャドーメモリにCPU内部の
コンチクスト(レジスター)をセーブ/リストアできる
手段と、 CPU内部資源をアクセスできる特別命令と
により、命令の機能をシャドープログラムにてシミユレ
ートすることによシ、ファームウェアのバグ修正あるい
は命令の機能アップなどによる仕様変更に対応できる効
果がある。
対応したフラグを設け、シャドーメモリにCPU内部の
コンチクスト(レジスター)をセーブ/リストアできる
手段と、 CPU内部資源をアクセスできる特別命令と
により、命令の機能をシャドープログラムにてシミユレ
ートすることによシ、ファームウェアのバグ修正あるい
は命令の機能アップなどによる仕様変更に対応できる効
果がある。
以下?!−日
第1図は本発明の一実施例の構成を示す図、第2図はシ
ャドープログラムを実行するまでの流れ図である。 記号の説明:11は実行ユニット、12はファームウェ
ア、13はシャドーメモリ、14はROM 。 15はRAM 、 16はソフトフラグ、17はシャド
ーモードフラグである。 第1図 13シヤドーメtす 第2図
ャドープログラムを実行するまでの流れ図である。 記号の説明:11は実行ユニット、12はファームウェ
ア、13はシャドーメモリ、14はROM 。 15はRAM 、 16はソフトフラグ、17はシャド
ーモードフラグである。 第1図 13シヤドーメtす 第2図
Claims (1)
- 1、ファームウェアで制御される中央処理装置において
、少なくともRAMを有し、通常の命令以外に前記中央
処理装置内部資源を制御できる特別命令を使用し、前記
RAMに命令やファームウェアの各処理ルーチンに対応
したソフトフラグを有し、且つあらかじめバグの見付か
った命令の機能をシュミレートするプログラムを準備し
てあるシャドーメモリと、前記RAM内のソフトフラグ
を前記ファームウェアでチェックする機能と、シャドー
モードとノーマルモードを切換える手段と、前記シャド
ーメモリに前記中央処理装置の内部レジスターをセーブ
しリストアする手段とを備え、前記ファームウェアにバ
グが見付けられたときは前記ソフトフラグをオンにして
該ソフトフラグに対応した命令を前記シャドーメモリに
準備したシャドープログラムでシュミレートするように
したシャドーメモリ方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61242104A JPH0630059B2 (ja) | 1986-10-14 | 1986-10-14 | シヤド−メモリ方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61242104A JPH0630059B2 (ja) | 1986-10-14 | 1986-10-14 | シヤド−メモリ方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6398034A true JPS6398034A (ja) | 1988-04-28 |
JPH0630059B2 JPH0630059B2 (ja) | 1994-04-20 |
Family
ID=17084357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61242104A Expired - Lifetime JPH0630059B2 (ja) | 1986-10-14 | 1986-10-14 | シヤド−メモリ方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0630059B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61241104A (ja) * | 1985-04-18 | 1986-10-27 | 株式会社ノリタケカンパニーリミテド | 押出機または混練機のスクリユ− |
-
1986
- 1986-10-14 JP JP61242104A patent/JPH0630059B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61241104A (ja) * | 1985-04-18 | 1986-10-27 | 株式会社ノリタケカンパニーリミテド | 押出機または混練機のスクリユ− |
Also Published As
Publication number | Publication date |
---|---|
JPH0630059B2 (ja) | 1994-04-20 |
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