JPS60207937A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60207937A JPS60207937A JP59063561A JP6356184A JPS60207937A JP S60207937 A JPS60207937 A JP S60207937A JP 59063561 A JP59063561 A JP 59063561A JP 6356184 A JP6356184 A JP 6356184A JP S60207937 A JPS60207937 A JP S60207937A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- processor
- register
- stop
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[光明の技術分野]
この発明は、プログラムデバッグ関節を有づるデータ処
理装置に関する。
理装置に関する。
[発明の技術的背財どその問題点]
従来、主記憶上のプログラムの動作テストは、ソフi〜
ウェアのみにtlっており、そのためのデバッガプログ
ラムも主記憶上に置かれていた。また、テストにおいて
は、それに応じたCPUの状態もTiされていなかった
。
ウェアのみにtlっており、そのためのデバッガプログ
ラムも主記憶上に置かれていた。また、テストにおいて
は、それに応じたCPUの状態もTiされていなかった
。
このため、デバッグ対象のプログラムにより、デバッガ
が破壊される危険がある等の問題があり、また、デバッ
グそのものも困難であった。更に、主記憶上にデバッガ
が置かれていることがら、例えばマルチプロセッサ構成
を実現しようとすると、デバッガ自体、それを意識する
必要があり、デバッガ自体の構造がn雑になる欠点があ
った。
が破壊される危険がある等の問題があり、また、デバッ
グそのものも困難であった。更に、主記憶上にデバッガ
が置かれていることがら、例えばマルチプロセッサ構成
を実現しようとすると、デバッガ自体、それを意識する
必要があり、デバッガ自体の構造がn雑になる欠点があ
った。
[Jfl明の目的]
この発明は上記事情に鑑みてなされたものでその目的は
、デバッガがデバッグ対象プログラムにより破壊される
恐れがなく、且つデバッグが簡単に行なえ、しかもマル
チプロセッサ構成としても、デバッガ自体の構造が?!
!雑にならないで済むデータ処理装置を提供づることに
ある。
、デバッガがデバッグ対象プログラムにより破壊される
恐れがなく、且つデバッグが簡単に行なえ、しかもマル
チプロセッサ構成としても、デバッガ自体の構造が?!
!雑にならないで済むデータ処理装置を提供づることに
ある。
[光間の概要]
この光間ては、CPUを直接アクセス可能なサポートプ
ロセッサノが設けられている。またCPU内部には、サ
ポートプロセッサによるデバッグ動作を必要と°りる特
殊停止状態を含むCPUの各種状態を示す情報を格納し
、CPUのコントロール部により読出し/″m込み可能
でサポートプロセッサにより読出し可能な第ルジスタと
、上記特殊1り止状態どなった割込み要因を示す情報を
格納し、CPUの]ン1へロール部により読出し/書込
み可能でサポートプロセッサにより読出し可能な第2レ
ジスタと、υj込み要因発生時に、CPUを特殊閉止状
態とするか否かを判別し、この判別結果に応じて上記第
1および第2レジスタの内容を更新する手段と、CPU
の状態変化時にCPUがら上記サポートプロセッサに状
態変化割込みをかける手段とが設けられている。リボ−
1〜プロセツサは、CPUからの状態変化割込みに応じ
て上記ffiルジスタを参照し、この第ルジスタにより
CPUが特殊停止状態にあることが示されている場合に
、上記第2レジスタの内容により割込み要因の判別を行
なう。
ロセッサノが設けられている。またCPU内部には、サ
ポートプロセッサによるデバッグ動作を必要と°りる特
殊停止状態を含むCPUの各種状態を示す情報を格納し
、CPUのコントロール部により読出し/″m込み可能
でサポートプロセッサにより読出し可能な第ルジスタと
、上記特殊1り止状態どなった割込み要因を示す情報を
格納し、CPUの]ン1へロール部により読出し/書込
み可能でサポートプロセッサにより読出し可能な第2レ
ジスタと、υj込み要因発生時に、CPUを特殊閉止状
態とするか否かを判別し、この判別結果に応じて上記第
1および第2レジスタの内容を更新する手段と、CPU
の状態変化時にCPUがら上記サポートプロセッサに状
態変化割込みをかける手段とが設けられている。リボ−
1〜プロセツサは、CPUからの状態変化割込みに応じ
て上記ffiルジスタを参照し、この第ルジスタにより
CPUが特殊停止状態にあることが示されている場合に
、上記第2レジスタの内容により割込み要因の判別を行
なう。
[発明の実施例]
図面はこの発明の一実施例にかかるデータ処理装置の構
成を示す。同図において、11は主記憶装置、12は主
記憶装@11の記憶領域(主記憶)に置かれる割込みベ
クタである。割込みベクタ12には、割込み処理を行な
うために必要な情報が設定される。13は主記憶装置1
1のメモリバス、14はメモリバス13を介して上記I
l装置11に接続されているCPtJである。
成を示す。同図において、11は主記憶装置、12は主
記憶装@11の記憶領域(主記憶)に置かれる割込みベ
クタである。割込みベクタ12には、割込み処理を行な
うために必要な情報が設定される。13は主記憶装置1
1のメモリバス、14はメモリバス13を介して上記I
l装置11に接続されているCPtJである。
CP U 14にj3い−C115は演樟部、1Gはテ
スト停止要因マスクを(δ納するレジスタ、11はテス
ト停す制(ルレジスタである。21.22は、演詐部1
5、およびレジスタ16〜20ヲ結合する内部データバ
ス、23はc p U 14のコントロール部、24は
内部データバス22に接続されたバッファである。バッ
ファ24はCP IJ 14ど次に説明するサポートプ
ロセッサ25どのインタフェースてして用いられる。
スト停止要因マスクを(δ納するレジスタ、11はテス
ト停す制(ルレジスタである。21.22は、演詐部1
5、およびレジスタ16〜20ヲ結合する内部データバ
ス、23はc p U 14のコントロール部、24は
内部データバス22に接続されたバッファである。バッ
ファ24はCP IJ 14ど次に説明するサポートプ
ロセッサ25どのインタフェースてして用いられる。
25はCP U 14を直接アクセス可能な4ノボート
プロセツサ、2Gはリボ−1−ブロセツザ25のコント
ロール部である。コン1〜ロール部26は、データライ
ン27を介してc p U 14のバッファ24に接続
され、コントロールライン28を介してCP U 14
のコントロール部23に接続されている。29はサポー
トプロセッサ25の主記憶装置である。主記憶装置29
の記10領域には、デバッガプログラムが買がれている
。
プロセツサ、2Gはリボ−1−ブロセツザ25のコント
ロール部である。コン1〜ロール部26は、データライ
ン27を介してc p U 14のバッファ24に接続
され、コントロールライン28を介してCP U 14
のコントロール部23に接続されている。29はサポー
トプロセッサ25の主記憶装置である。主記憶装置29
の記10領域には、デバッガプログラムが買がれている
。
次に、このlfl明の一実施例の動作を説明する。
c p U 14が通常の動作状態にあるときに、何ら
かの割込み要因がR1したものとする。このとき、c
p U 14のコントロール部23はレジスタ19がら
PSWを読出す。このPSWにおいて、」二記要因に対
りる割込みが禁止されていれば、CP U 14はプロ
グラムの流れに従い、そのまま動作する。これに対し割
込みが許可されていれば、CP U 14は割込みベク
タ12に従い、必要ならばvj込みのR1した命令の情
報、割込みの要因コード、レジスタ16〜20の内容等
を主記憶装置11の所定A域、或はスタックに退避し、
ラフ1−ウェアの割込み処理ルーチンへ分岐する。
かの割込み要因がR1したものとする。このとき、c
p U 14のコントロール部23はレジスタ19がら
PSWを読出す。このPSWにおいて、」二記要因に対
りる割込みが禁止されていれば、CP U 14はプロ
グラムの流れに従い、そのまま動作する。これに対し割
込みが許可されていれば、CP U 14は割込みベク
タ12に従い、必要ならばvj込みのR1した命令の情
報、割込みの要因コード、レジスタ16〜20の内容等
を主記憶装置11の所定A域、或はスタックに退避し、
ラフ1−ウェアの割込み処理ルーチンへ分岐する。
この実施例では、CP U 14の状態を監?!づるサ
ポートプロセッサ25が設けられている。この4ノボー
トプロセツサ25の監視下でc p U 14の動作〜
がテストされる状態をテストモードど呼ぶことにする。
ポートプロセッサ25が設けられている。この4ノボー
トプロセツサ25の監視下でc p U 14の動作〜
がテストされる状態をテストモードど呼ぶことにする。
今、CP U 14がテストモードにあるとき、何らか
の削込み要因がR1し、これに対するυj込みが訂可で
あったものどする。このどき、要因によっては、ラフ1
−ウェアの割込み処理が不要な場合がある。そこで、こ
のような場合には、ハードウェアおよびソフトウェアの
煩雑な処理を避けるため、以下に示すようにCP tJ
14が停止状態とされる。
の削込み要因がR1し、これに対するυj込みが訂可で
あったものどする。このどき、要因によっては、ラフ1
−ウェアの割込み処理が不要な場合がある。そこで、こ
のような場合には、ハードウェアおよびソフトウェアの
煩雑な処理を避けるため、以下に示すようにCP tJ
14が停止状態とされる。
なお、この状態を、通常の停止状態と区別し、テスト停
止状態と呼ぶ。
止状態と呼ぶ。
テストモードは、サポートプロセッサ25のコントロー
ル部2Gからコントロールライン28経由で転送される
信号によって設定される。この信号はテストモード期間
中゛真″となっている。したがって、CP U 14の
コン1〜ロール部23は、この信号により直接的にテス
トモードであることを知ることができる。割込みが発生
すると、CP U 14のコントロール部23は、デス
ト停止状態どするか否かを判断する。そこで、この例で
は、コン1− o−ル部23からアクセスに1出し77
書込み)可能なレジスタ1Gがテスト17止要因マスク
として設定される。
ル部2Gからコントロールライン28経由で転送される
信号によって設定される。この信号はテストモード期間
中゛真″となっている。したがって、CP U 14の
コン1〜ロール部23は、この信号により直接的にテス
トモードであることを知ることができる。割込みが発生
すると、CP U 14のコントロール部23は、デス
ト停止状態どするか否かを判断する。そこで、この例で
は、コン1− o−ル部23からアクセスに1出し77
書込み)可能なレジスタ1Gがテスト17止要因マスク
として設定される。
このレジスタ1G(テスト停止要因マスク)は、リボ−
1へプロセッサ25からも、c p U 14のコン1
−ロール部23をアクセスすることにより、バッファ2
4を介して続出し/言違み可能である。また、この例で
は、デスト1フ止要因マスクの初期設定において、いく
つかの要因に対してのみテスト停止許可となっているが
、これは、サポートプロセッサ25から書換えることが
可能である。CP U 14のコントロール部23は、
このテスト1り止要因マスクを読出し、デスト停止の光
圧/許可を判断する。もし禁止であれば、通常の割込み
処理が行なわれる。
1へプロセッサ25からも、c p U 14のコン1
−ロール部23をアクセスすることにより、バッファ2
4を介して続出し/言違み可能である。また、この例で
は、デスト1フ止要因マスクの初期設定において、いく
つかの要因に対してのみテスト停止許可となっているが
、これは、サポートプロセッサ25から書換えることが
可能である。CP U 14のコントロール部23は、
このテスト1り止要因マスクを読出し、デスト停止の光
圧/許可を判断する。もし禁止であれば、通常の割込み
処理が行なわれる。
これに対し、許可であればテスト停止となる。この場合
、CP U 14がテスト(り止状態であることを示す
必要がある。そこで、この例では、CP U 14の各
種状態を示す制御レジスタ20に、テス+−p止を示す
ビットが用意される。コントロール部23は、テスト停
止許可を判断すると、制御レジスタ20内のテスト停止
を示すビットを、通常の停止を示すビットと共にセット
してテスト停止を示づ。この制御レジスタ20はCP
U 14のコントロール部23から読出し/′書込み可
能で、サポートプロセッサ25から続出し可能である。
、CP U 14がテスト(り止状態であることを示す
必要がある。そこで、この例では、CP U 14の各
種状態を示す制御レジスタ20に、テス+−p止を示す
ビットが用意される。コントロール部23は、テスト停
止許可を判断すると、制御レジスタ20内のテスト停止
を示すビットを、通常の停止を示すビットと共にセット
してテスト停止を示づ。この制御レジスタ20はCP
U 14のコントロール部23から読出し/′書込み可
能で、サポートプロセッサ25から続出し可能である。
また、コン)−ロール部23は、いかなるυ1込み要因
でテスト停止状態となったかを示づために、自身がアク
セス(読出し77円込み)可能なレジスタ17をデスト
停止要因コードどして設定づる。このレジスタ17(テ
スト停止l:要因」−1・)は、1ノボートブロセツザ
25から胱出し可能である。これらがセットされること
により、テスト停止状態が実現される。
でテスト停止状態となったかを示づために、自身がアク
セス(読出し77円込み)可能なレジスタ17をデスト
停止要因コードどして設定づる。このレジスタ17(テ
スト停止l:要因」−1・)は、1ノボートブロセツザ
25から胱出し可能である。これらがセットされること
により、テスト停止状態が実現される。
次に、CP U 14の動作中にR1した割込み要因に
対づるにj込みが許可であっても、上記した場合ど異な
って、c p U 14がデストモードでない場合、或
いはテストモードであっても、その割込み要因に対して
デストIJ7止禁止である場合について説明する。この
場合、主記憶装置11に割込みベクタ12が設定されて
いるか否かによって動作が異なる。
対づるにj込みが許可であっても、上記した場合ど異な
って、c p U 14がデストモードでない場合、或
いはテストモードであっても、その割込み要因に対して
デストIJ7止禁止である場合について説明する。この
場合、主記憶装置11に割込みベクタ12が設定されて
いるか否かによって動作が異なる。
もし、υj込みベクタ12が設定されていれば、通常の
υ1込み処理が行なわれる。これに対し、割込みへフタ
12が設定される前であれば、通常の割込み処理;、1
不司11シてあり、CP U 14は停止状態となる。
υ1込み処理が行なわれる。これに対し、割込みへフタ
12が設定される前であれば、通常の割込み処理;、1
不司11シてあり、CP U 14は停止状態となる。
なお、この状態を、通常の停止状態と区別し、チェック
停止状態と呼ぶ。
停止状態と呼ぶ。
通常の割込み処理を行なおうとするとき、割込みベクタ
12の設定前であることをCP U 14のコントロー
ル部23が知っている場合には、CP U 14はその
ままチェック停止となる。そうでない場合には、CP
U 14のコンl−ロール部23は、υ1込みベクタ1
2が設定前であるか否かを刊I!lIiする必要がある
。
12の設定前であることをCP U 14のコントロー
ル部23が知っている場合には、CP U 14はその
ままチェック停止となる。そうでない場合には、CP
U 14のコンl−ロール部23は、υ1込みベクタ1
2が設定前であるか否かを刊I!lIiする必要がある
。
そこで、この例では、割込みベクタ12の初期設定にお
いて、割込みベクタ12内の新ロケーションが例えば0
″とされる。ぞして、コンI−ロール部23が通常の割
込み処理を行なJ3うとするどき、まずこの新ロケーシ
ョンを続出して調べることににす、チェック停止するか
否かが判断される。ところでチェック停止どなったとき
、CPU14がチェック停止状態であることを示11必
要がある。そこで、この例では、CP U 14の各行
状態を示づ制御レジスタ20に、前記したデストPP止
を示すピッ1〜と同様に、チェック停止を示づビットが
用意される。コントロール部23は、チェック(?止ム
1可を判断するど、制御レジスタ20内のチェック停止
を示すビットを、通常の停止を示すビットと共にセソト
してテスト停止を示す。また、コン1へロール部23は
、いかなる割込み要因でチェック1事止状態となったか
を承りために、自身がアクセス(読出し/書込み)可能
なレジスタ18をチェック停止要因コードとして設定す
る。このレジスタ18(チェック停止要因コード)は、
サポートプロセッサ25h)ら続出し可能である。これ
らがセットされることにより、チェック停止状態が実現
される。
いて、割込みベクタ12内の新ロケーションが例えば0
″とされる。ぞして、コンI−ロール部23が通常の割
込み処理を行なJ3うとするどき、まずこの新ロケーシ
ョンを続出して調べることににす、チェック停止するか
否かが判断される。ところでチェック停止どなったとき
、CPU14がチェック停止状態であることを示11必
要がある。そこで、この例では、CP U 14の各行
状態を示づ制御レジスタ20に、前記したデストPP止
を示すピッ1〜と同様に、チェック停止を示づビットが
用意される。コントロール部23は、チェック(?止ム
1可を判断するど、制御レジスタ20内のチェック停止
を示すビットを、通常の停止を示すビットと共にセソト
してテスト停止を示す。また、コン1へロール部23は
、いかなる割込み要因でチェック1事止状態となったか
を承りために、自身がアクセス(読出し/書込み)可能
なレジスタ18をチェック停止要因コードとして設定す
る。このレジスタ18(チェック停止要因コード)は、
サポートプロセッサ25h)ら続出し可能である。これ
らがセットされることにより、チェック停止状態が実現
される。
CP U 14がデストlvL止状態、或いはチェック
停止状態どなったどき、CP U 14のコントロール
部23はコントロールライン28経由でサポートプロセ
ッサ25のコントロール部2Gへ割込みをかける。この
v1込みを状態変化割込みと呼ぶ。この状態変化割込み
は、テスト停止、チェック停止のどきに限らり“、CP
U 14の状態変化時には常に発生する。
停止状態どなったどき、CP U 14のコントロール
部23はコントロールライン28経由でサポートプロセ
ッサ25のコントロール部2Gへ割込みをかける。この
v1込みを状態変化割込みと呼ぶ。この状態変化割込み
は、テスト停止、チェック停止のどきに限らり“、CP
U 14の状態変化時には常に発生する。
リポ−1−プロセッサ25のコントロール部26は、。
c p U 14の」ントロール部23からの状態変化
割込みを受(Jけると、サポートプロセッサ25の08
(1ノボ−1へブロセッ′IJ25の主記憶装置29に
用意されているAベレーティング・システム)に起動を
かける。これにより、サポートプロセッサ25による1
0グラムデバツグが開始される。しかして、リポ−1−
プロセッサ25のコン1〜ロール部261よ、CPU1
4のコントロール部23をアクセスし、バッファ24、
データライン27を介してc p U 14内の制御レ
ジスタ20の内容を読込み、CP U 14の状態を知
る。もし、その状態がテスi〜停止、或いはチェック停
止であれば、リボ−1〜プロセツサ25のコントロール
部2Gは再びCP U 14のコントロール部23をア
クセスし、テスト停止要因コード(レジスタ17)或い
はチェック停止要因コード(レジスタ18)を読込む。
割込みを受(Jけると、サポートプロセッサ25の08
(1ノボ−1へブロセッ′IJ25の主記憶装置29に
用意されているAベレーティング・システム)に起動を
かける。これにより、サポートプロセッサ25による1
0グラムデバツグが開始される。しかして、リポ−1−
プロセッサ25のコン1〜ロール部261よ、CPU1
4のコントロール部23をアクセスし、バッファ24、
データライン27を介してc p U 14内の制御レ
ジスタ20の内容を読込み、CP U 14の状態を知
る。もし、その状態がテスi〜停止、或いはチェック停
止であれば、リボ−1〜プロセツサ25のコントロール
部2Gは再びCP U 14のコントロール部23をア
クセスし、テスト停止要因コード(レジスタ17)或い
はチェック停止要因コード(レジスタ18)を読込む。
しかして、リボ−1〜プロセツサ25は、CPL114
の状態を知り、且つ割込み要因を知ることができる。
の状態を知り、且つ割込み要因を知ることができる。
[光用の効果]
以上詳述したようにこの発明によれば、デバッガプログ
ラムがリボ−1〜プロセツサの主記憶装置におかれ、且
つサポートプロセッサによりデバッグが行なわれるため
、上記デバッガが、テスト対象となるプログラムにより
破壊される恐れはない。
ラムがリボ−1〜プロセツサの主記憶装置におかれ、且
つサポートプロセッサによりデバッグが行なわれるため
、上記デバッガが、テスト対象となるプログラムにより
破壊される恐れはない。
また、勺ボー]〜プロセッサによるデバッグ動作を必要
と覆る(通常のCPUf?止状態どは異なる)特殊1?
止状態、およびこの状態に至った要因を設定でき、しか
もこれら設定内容をサポートプロセッサから読取ること
ができるため、デバッグが簡単に行なえる。更に、この
発明によれば、たとえマルチプロセッサ(N成としても
、デバッガは1つのCPUのみを意識していればよいた
め、デバッガ自体の構造も簡単なもので済む。
と覆る(通常のCPUf?止状態どは異なる)特殊1?
止状態、およびこの状態に至った要因を設定でき、しか
もこれら設定内容をサポートプロセッサから読取ること
ができるため、デバッグが簡単に行なえる。更に、この
発明によれば、たとえマルチプロセッサ(N成としても
、デバッガは1つのCPUのみを意識していればよいた
め、デバッガ自体の構造も簡単なもので済む。
図面はこの光用の一実施例に係るデータ処理装置の(茜
成を示すブロック図である。 11・・・上記ti装置、12・・・割込みベクタ、1
4・・・CPU、1G・・・レジスタ(テスト停止要因
マスクレジスタ)、17・・・レジスタ(テスト停止要
因コードレジスタ)、18・・・レジスタ(チェック1
7止要因コードレシスク)、20・・・1ttll f
ilレジスタ、23.26・・・コントロール部、25
・・・リボ−1〜プロセツサ。 出願人代理人 弁理士 鈴江武彦
成を示すブロック図である。 11・・・上記ti装置、12・・・割込みベクタ、1
4・・・CPU、1G・・・レジスタ(テスト停止要因
マスクレジスタ)、17・・・レジスタ(テスト停止要
因コードレジスタ)、18・・・レジスタ(チェック1
7止要因コードレシスク)、20・・・1ttll f
ilレジスタ、23.26・・・コントロール部、25
・・・リボ−1〜プロセツサ。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- CPUを直接アクセス可能なサポートプロセッサと、こ
の1ノボ−1〜ブロセツザによるデバッグ動作を必要と
する特殊停止状態を含む上記CPUの各種状態を示す情
報を格納し、上記CPUのコントロール部により読出し
77書込み可能で上記サポートプロセッサにより読出し
可能な第ルジスタと、上記特殊17止状態どなった割込
み要因を示す1fHflを格納し、」−記CPUのコン
1へロール部により読出し7/自込み可能で上記サポー
トプロセッサにより読出し可能な第2レジスタと、割込
み要因光生時に、上記CPUを特殊停止状態とするか否
かを判別し、この判別結果に応じて上記第1および第2
レジスタの内容を更新づ′る手段と、上記CPUの状磨
変1ヒ時に上:t! CP Uから上記ザボー1−プロ
セッサに状態変化割込みをかける手段とを具堝し、上記
リボートブロセツザは、上記CP U Dらの状態変化
vJ込みに応じて上記第ルジスタを参照し、この第ルジ
スタにより上記CPLIが特殊停止状態にあることが示
されている場合に、上記第2レジスタの内容により割込
み要因の判別を行なうように偶成されていることを特徴
とするデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59063561A JPS60207937A (ja) | 1984-03-31 | 1984-03-31 | デ−タ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59063561A JPS60207937A (ja) | 1984-03-31 | 1984-03-31 | デ−タ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60207937A true JPS60207937A (ja) | 1985-10-19 |
Family
ID=13232758
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59063561A Pending JPS60207937A (ja) | 1984-03-31 | 1984-03-31 | デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60207937A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53113444A (en) * | 1977-03-15 | 1978-10-03 | Toshiba Corp | Information processing system |
JPS5835648A (ja) * | 1981-08-26 | 1983-03-02 | Nec Corp | プログラム実行制御方式 |
-
1984
- 1984-03-31 JP JP59063561A patent/JPS60207937A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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