JPS60207937A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60207937A JPS60207937A JP59063561A JP6356184A JPS60207937A JP S60207937 A JPS60207937 A JP S60207937A JP 59063561 A JP59063561 A JP 59063561A JP 6356184 A JP6356184 A JP 6356184A JP S60207937 A JPS60207937 A JP S60207937A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- processor
- register
- stop
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［光明の技術分野］
この発明は、プログラムデバッグ関節を有づるデータ処
理装置に関する。
理装置に関する。
［発明の技術的背財どその問題点］
従来、主記憶上のプログラムの動作テストは、ソフｉ〜
ウェアのみにｔｌっており、そのためのデバッガプログ
ラムも主記憶上に置かれていた。また、テストにおいて
は、それに応じたＣＰＵの状態もＴｉされていなかった
。
ウェアのみにｔｌっており、そのためのデバッガプログ
ラムも主記憶上に置かれていた。また、テストにおいて
は、それに応じたＣＰＵの状態もＴｉされていなかった
。
このため、デバッグ対象のプログラムにより、デバッガ
が破壊される危険がある等の問題があり、また、デバッ
グそのものも困難であった。更に、主記憶上にデバッガ
が置かれていることがら、例えばマルチプロセッサ構成
を実現しようとすると、デバッガ自体、それを意識する
必要があり、デバッガ自体の構造がｎ雑になる欠点があ
った。
が破壊される危険がある等の問題があり、また、デバッ
グそのものも困難であった。更に、主記憶上にデバッガ
が置かれていることがら、例えばマルチプロセッサ構成
を実現しようとすると、デバッガ自体、それを意識する
必要があり、デバッガ自体の構造がｎ雑になる欠点があ
った。
［Ｊｆｌ明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、デバッガがデバッグ対象プログラムにより破壊される
恐れがなく、且つデバッグが簡単に行なえ、しかもマル
チプロセッサ構成としても、デバッガ自体の構造が？！
！雑にならないで済むデータ処理装置を提供づることに
ある。
、デバッガがデバッグ対象プログラムにより破壊される
恐れがなく、且つデバッグが簡単に行なえ、しかもマル
チプロセッサ構成としても、デバッガ自体の構造が？！
！雑にならないで済むデータ処理装置を提供づることに
ある。
［光間の概要］
この光間ては、ＣＰＵを直接アクセス可能なサポートプ
ロセッサノが設けられている。またＣＰＵ内部には、サ
ポートプロセッサによるデバッグ動作を必要と°りる特
殊停止状態を含むＣＰＵの各種状態を示す情報を格納し
、ＣＰＵのコントロール部により読出し／″ｍ込み可能
でサポートプロセッサにより読出し可能な第ルジスタと
、上記特殊１り止状態どなった割込み要因を示す情報を
格納し、ＣＰＵの］ン１へロール部により読出し／書込
み可能でサポートプロセッサにより読出し可能な第２レ
ジスタと、υｊ込み要因発生時に、ＣＰＵを特殊閉止状
態とするか否かを判別し、この判別結果に応じて上記第
１および第２レジスタの内容を更新する手段と、ＣＰＵ
の状態変化時にＣＰＵがら上記サポートプロセッサに状
態変化割込みをかける手段とが設けられている。リボ−
１〜プロセツサは、ＣＰＵからの状態変化割込みに応じ
て上記ｆｆｉルジスタを参照し、この第ルジスタにより
ＣＰＵが特殊停止状態にあることが示されている場合に
、上記第２レジスタの内容により割込み要因の判別を行
なう。
ロセッサノが設けられている。またＣＰＵ内部には、サ
ポートプロセッサによるデバッグ動作を必要と°りる特
殊停止状態を含むＣＰＵの各種状態を示す情報を格納し
、ＣＰＵのコントロール部により読出し／″ｍ込み可能
でサポートプロセッサにより読出し可能な第ルジスタと
、上記特殊１り止状態どなった割込み要因を示す情報を
格納し、ＣＰＵの］ン１へロール部により読出し／書込
み可能でサポートプロセッサにより読出し可能な第２レ
ジスタと、υｊ込み要因発生時に、ＣＰＵを特殊閉止状
態とするか否かを判別し、この判別結果に応じて上記第
１および第２レジスタの内容を更新する手段と、ＣＰＵ
の状態変化時にＣＰＵがら上記サポートプロセッサに状
態変化割込みをかける手段とが設けられている。リボ−
１〜プロセツサは、ＣＰＵからの状態変化割込みに応じ
て上記ｆｆｉルジスタを参照し、この第ルジスタにより
ＣＰＵが特殊停止状態にあることが示されている場合に
、上記第２レジスタの内容により割込み要因の判別を行
なう。
［発明の実施例］
図面はこの発明の一実施例にかかるデータ処理装置の構
成を示す。同図において、１１は主記憶装置、１２は主
記憶装＠１１の記憶領域（主記憶）に置かれる割込みベ
クタである。割込みベクタ１２には、割込み処理を行な
うために必要な情報が設定される。１３は主記憶装置１
１のメモリバス、１４はメモリバス１３を介して上記Ｉ
ｌ装置１１に接続されているＣＰｔＪである。
成を示す。同図において、１１は主記憶装置、１２は主
記憶装＠１１の記憶領域（主記憶）に置かれる割込みベ
クタである。割込みベクタ１２には、割込み処理を行な
うために必要な情報が設定される。１３は主記憶装置１
１のメモリバス、１４はメモリバス１３を介して上記Ｉ
ｌ装置１１に接続されているＣＰｔＪである。
ＣＰ Ｕ １４にｊ３い−Ｃ１１５は演樟部、１Ｇはテ
スト停止要因マスクを（δ納するレジスタ、１１はテス
ト停す制（ルレジスタである。２１．２２は、演詐部１
５、およびレジスタ１６〜２０ヲ結合する内部データバ
ス、２３はｃ ｐ Ｕ １４のコントロール部、２４は
内部データバス２２に接続されたバッファである。バッ
ファ２４はＣＰ ＩＪ １４ど次に説明するサポートプ
ロセッサ２５どのインタフェースてして用いられる。
スト停止要因マスクを（δ納するレジスタ、１１はテス
ト停す制（ルレジスタである。２１．２２は、演詐部１
５、およびレジスタ１６〜２０ヲ結合する内部データバ
ス、２３はｃ ｐ Ｕ １４のコントロール部、２４は
内部データバス２２に接続されたバッファである。バッ
ファ２４はＣＰ ＩＪ １４ど次に説明するサポートプ
ロセッサ２５どのインタフェースてして用いられる。
２５はＣＰ Ｕ １４を直接アクセス可能な４ノボート
プロセツサ、２Ｇはリボ−１−ブロセツザ２５のコント
ロール部である。コン１〜ロール部２６は、データライ
ン２７を介してｃ ｐ Ｕ １４のバッファ２４に接続
され、コントロールライン２８を介してＣＰ Ｕ １４
のコントロール部２３に接続されている。２９はサポー
トプロセッサ２５の主記憶装置である。主記憶装置２９
の記１０領域には、デバッガプログラムが買がれている
。
プロセツサ、２Ｇはリボ−１−ブロセツザ２５のコント
ロール部である。コン１〜ロール部２６は、データライ
ン２７を介してｃ ｐ Ｕ １４のバッファ２４に接続
され、コントロールライン２８を介してＣＰ Ｕ １４
のコントロール部２３に接続されている。２９はサポー
トプロセッサ２５の主記憶装置である。主記憶装置２９
の記１０領域には、デバッガプログラムが買がれている
。
次に、このｌｆｌ明の一実施例の動作を説明する。
ｃ ｐ Ｕ １４が通常の動作状態にあるときに、何ら
かの割込み要因がＲ１したものとする。このとき、ｃ
ｐ Ｕ １４のコントロール部２３はレジスタ１９がら
ＰＳＷを読出す。このＰＳＷにおいて、」二記要因に対
りる割込みが禁止されていれば、ＣＰ Ｕ １４はプロ
グラムの流れに従い、そのまま動作する。これに対し割
込みが許可されていれば、ＣＰ Ｕ １４は割込みベク
タ１２に従い、必要ならばｖｊ込みのＲ１した命令の情
報、割込みの要因コード、レジスタ１６〜２０の内容等
を主記憶装置１１の所定Ａ域、或はスタックに退避し、
ラフ１−ウェアの割込み処理ルーチンへ分岐する。
かの割込み要因がＲ１したものとする。このとき、ｃ
ｐ Ｕ １４のコントロール部２３はレジスタ１９がら
ＰＳＷを読出す。このＰＳＷにおいて、」二記要因に対
りる割込みが禁止されていれば、ＣＰ Ｕ １４はプロ
グラムの流れに従い、そのまま動作する。これに対し割
込みが許可されていれば、ＣＰ Ｕ １４は割込みベク
タ１２に従い、必要ならばｖｊ込みのＲ１した命令の情
報、割込みの要因コード、レジスタ１６〜２０の内容等
を主記憶装置１１の所定Ａ域、或はスタックに退避し、
ラフ１−ウェアの割込み処理ルーチンへ分岐する。
この実施例では、ＣＰ Ｕ １４の状態を監？！づるサ
ポートプロセッサ２５が設けられている。この４ノボー
トプロセツサ２５の監視下でｃ ｐ Ｕ １４の動作〜
がテストされる状態をテストモードど呼ぶことにする。
ポートプロセッサ２５が設けられている。この４ノボー
トプロセツサ２５の監視下でｃ ｐ Ｕ １４の動作〜
がテストされる状態をテストモードど呼ぶことにする。
今、ＣＰ Ｕ １４がテストモードにあるとき、何らか
の削込み要因がＲ１し、これに対するυｊ込みが訂可で
あったものどする。このどき、要因によっては、ラフ１
−ウェアの割込み処理が不要な場合がある。そこで、こ
のような場合には、ハードウェアおよびソフトウェアの
煩雑な処理を避けるため、以下に示すようにＣＰ ｔＪ
１４が停止状態とされる。
の削込み要因がＲ１し、これに対するυｊ込みが訂可で
あったものどする。このどき、要因によっては、ラフ１
−ウェアの割込み処理が不要な場合がある。そこで、こ
のような場合には、ハードウェアおよびソフトウェアの
煩雑な処理を避けるため、以下に示すようにＣＰ ｔＪ
１４が停止状態とされる。
なお、この状態を、通常の停止状態と区別し、テスト停
止状態と呼ぶ。
止状態と呼ぶ。
テストモードは、サポートプロセッサ２５のコントロー
ル部２Ｇからコントロールライン２８経由で転送される
信号によって設定される。この信号はテストモード期間
中゛真″となっている。したがって、ＣＰ Ｕ １４の
コン１〜ロール部２３は、この信号により直接的にテス
トモードであることを知ることができる。割込みが発生
すると、ＣＰ Ｕ １４のコントロール部２３は、デス
ト停止状態どするか否かを判断する。そこで、この例で
は、コン１− ｏ−ル部２３からアクセスに１出し７７
書込み）可能なレジスタ１Ｇがテスト１７止要因マスク
として設定される。
ル部２Ｇからコントロールライン２８経由で転送される
信号によって設定される。この信号はテストモード期間
中゛真″となっている。したがって、ＣＰ Ｕ １４の
コン１〜ロール部２３は、この信号により直接的にテス
トモードであることを知ることができる。割込みが発生
すると、ＣＰ Ｕ １４のコントロール部２３は、デス
ト停止状態どするか否かを判断する。そこで、この例で
は、コン１− ｏ−ル部２３からアクセスに１出し７７
書込み）可能なレジスタ１Ｇがテスト１７止要因マスク
として設定される。
このレジスタ１Ｇ（テスト停止要因マスク）は、リボ−
１へプロセッサ２５からも、ｃ ｐ Ｕ １４のコン１
−ロール部２３をアクセスすることにより、バッファ２
４を介して続出し／言違み可能である。また、この例で
は、デスト１フ止要因マスクの初期設定において、いく
つかの要因に対してのみテスト停止許可となっているが
、これは、サポートプロセッサ２５から書換えることが
可能である。ＣＰ Ｕ １４のコントロール部２３は、
このテスト１り止要因マスクを読出し、デスト停止の光
圧／許可を判断する。もし禁止であれば、通常の割込み
処理が行なわれる。
１へプロセッサ２５からも、ｃ ｐ Ｕ １４のコン１
−ロール部２３をアクセスすることにより、バッファ２
４を介して続出し／言違み可能である。また、この例で
は、デスト１フ止要因マスクの初期設定において、いく
つかの要因に対してのみテスト停止許可となっているが
、これは、サポートプロセッサ２５から書換えることが
可能である。ＣＰ Ｕ １４のコントロール部２３は、
このテスト１り止要因マスクを読出し、デスト停止の光
圧／許可を判断する。もし禁止であれば、通常の割込み
処理が行なわれる。
これに対し、許可であればテスト停止となる。この場合
、ＣＰ Ｕ １４がテスト（り止状態であることを示す
必要がある。そこで、この例では、ＣＰ Ｕ １４の各
種状態を示す制御レジスタ２０に、テス＋−ｐ止を示す
ビットが用意される。コントロール部２３は、テスト停
止許可を判断すると、制御レジスタ２０内のテスト停止
を示すビットを、通常の停止を示すビットと共にセット
してテスト停止を示づ。この制御レジスタ２０はＣＰ
Ｕ １４のコントロール部２３から読出し／′書込み可
能で、サポートプロセッサ２５から続出し可能である。
、ＣＰ Ｕ １４がテスト（り止状態であることを示す
必要がある。そこで、この例では、ＣＰ Ｕ １４の各
種状態を示す制御レジスタ２０に、テス＋−ｐ止を示す
ビットが用意される。コントロール部２３は、テスト停
止許可を判断すると、制御レジスタ２０内のテスト停止
を示すビットを、通常の停止を示すビットと共にセット
してテスト停止を示づ。この制御レジスタ２０はＣＰ
Ｕ １４のコントロール部２３から読出し／′書込み可
能で、サポートプロセッサ２５から続出し可能である。
また、コン）−ロール部２３は、いかなるυ１込み要因
でテスト停止状態となったかを示づために、自身がアク
セス（読出し７７円込み）可能なレジスタ１７をデスト
停止要因コードどして設定づる。このレジスタ１７（テ
スト停止ｌ：要因」−１・）は、１ノボートブロセツザ
２５から胱出し可能である。これらがセットされること
により、テスト停止状態が実現される。
でテスト停止状態となったかを示づために、自身がアク
セス（読出し７７円込み）可能なレジスタ１７をデスト
停止要因コードどして設定づる。このレジスタ１７（テ
スト停止ｌ：要因」−１・）は、１ノボートブロセツザ
２５から胱出し可能である。これらがセットされること
により、テスト停止状態が実現される。
次に、ＣＰ Ｕ １４の動作中にＲ１した割込み要因に
対づるにｊ込みが許可であっても、上記した場合ど異な
って、ｃ ｐ Ｕ １４がデストモードでない場合、或
いはテストモードであっても、その割込み要因に対して
デストＩＪ７止禁止である場合について説明する。この
場合、主記憶装置１１に割込みベクタ１２が設定されて
いるか否かによって動作が異なる。
対づるにｊ込みが許可であっても、上記した場合ど異な
って、ｃ ｐ Ｕ １４がデストモードでない場合、或
いはテストモードであっても、その割込み要因に対して
デストＩＪ７止禁止である場合について説明する。この
場合、主記憶装置１１に割込みベクタ１２が設定されて
いるか否かによって動作が異なる。
もし、υｊ込みベクタ１２が設定されていれば、通常の
υ１込み処理が行なわれる。これに対し、割込みへフタ
１２が設定される前であれば、通常の割込み処理；、１
不司１１シてあり、ＣＰ Ｕ １４は停止状態となる。
υ１込み処理が行なわれる。これに対し、割込みへフタ
１２が設定される前であれば、通常の割込み処理；、１
不司１１シてあり、ＣＰ Ｕ １４は停止状態となる。
なお、この状態を、通常の停止状態と区別し、チェック
停止状態と呼ぶ。
停止状態と呼ぶ。
通常の割込み処理を行なおうとするとき、割込みベクタ
１２の設定前であることをＣＰ Ｕ １４のコントロー
ル部２３が知っている場合には、ＣＰ Ｕ １４はその
ままチェック停止となる。そうでない場合には、ＣＰ
Ｕ １４のコンｌ−ロール部２３は、υ１込みベクタ１
２が設定前であるか否かを刊Ｉ！ｌＩｉする必要がある
。
１２の設定前であることをＣＰ Ｕ １４のコントロー
ル部２３が知っている場合には、ＣＰ Ｕ １４はその
ままチェック停止となる。そうでない場合には、ＣＰ
Ｕ １４のコンｌ−ロール部２３は、υ１込みベクタ１
２が設定前であるか否かを刊Ｉ！ｌＩｉする必要がある
。
そこで、この例では、割込みベクタ１２の初期設定にお
いて、割込みベクタ１２内の新ロケーションが例えば０
″とされる。ぞして、コンＩ−ロール部２３が通常の割
込み処理を行なＪ３うとするどき、まずこの新ロケーシ
ョンを続出して調べることににす、チェック停止するか
否かが判断される。ところでチェック停止どなったとき
、ＣＰＵ１４がチェック停止状態であることを示１１必
要がある。そこで、この例では、ＣＰ Ｕ １４の各行
状態を示づ制御レジスタ２０に、前記したデストＰＰ止
を示すピッ１〜と同様に、チェック停止を示づビットが
用意される。コントロール部２３は、チェック（？止ム
１可を判断するど、制御レジスタ２０内のチェック停止
を示すビットを、通常の停止を示すビットと共にセソト
してテスト停止を示す。また、コン１へロール部２３は
、いかなる割込み要因でチェック１事止状態となったか
を承りために、自身がアクセス（読出し／書込み）可能
なレジスタ１８をチェック停止要因コードとして設定す
る。このレジスタ１８（チェック停止要因コード）は、
サポートプロセッサ２５ｈ）ら続出し可能である。これ
らがセットされることにより、チェック停止状態が実現
される。
いて、割込みベクタ１２内の新ロケーションが例えば０
″とされる。ぞして、コンＩ−ロール部２３が通常の割
込み処理を行なＪ３うとするどき、まずこの新ロケーシ
ョンを続出して調べることににす、チェック停止するか
否かが判断される。ところでチェック停止どなったとき
、ＣＰＵ１４がチェック停止状態であることを示１１必
要がある。そこで、この例では、ＣＰ Ｕ １４の各行
状態を示づ制御レジスタ２０に、前記したデストＰＰ止
を示すピッ１〜と同様に、チェック停止を示づビットが
用意される。コントロール部２３は、チェック（？止ム
１可を判断するど、制御レジスタ２０内のチェック停止
を示すビットを、通常の停止を示すビットと共にセソト
してテスト停止を示す。また、コン１へロール部２３は
、いかなる割込み要因でチェック１事止状態となったか
を承りために、自身がアクセス（読出し／書込み）可能
なレジスタ１８をチェック停止要因コードとして設定す
る。このレジスタ１８（チェック停止要因コード）は、
サポートプロセッサ２５ｈ）ら続出し可能である。これ
らがセットされることにより、チェック停止状態が実現
される。
ＣＰ Ｕ １４がデストｌｖＬ止状態、或いはチェック
停止状態どなったどき、ＣＰ Ｕ １４のコントロール
部２３はコントロールライン２８経由でサポートプロセ
ッサ２５のコントロール部２Ｇへ割込みをかける。この
ｖ１込みを状態変化割込みと呼ぶ。この状態変化割込み
は、テスト停止、チェック停止のどきに限らり“、ＣＰ
Ｕ １４の状態変化時には常に発生する。
停止状態どなったどき、ＣＰ Ｕ １４のコントロール
部２３はコントロールライン２８経由でサポートプロセ
ッサ２５のコントロール部２Ｇへ割込みをかける。この
ｖ１込みを状態変化割込みと呼ぶ。この状態変化割込み
は、テスト停止、チェック停止のどきに限らり“、ＣＰ
Ｕ １４の状態変化時には常に発生する。
リポ−１−プロセッサ２５のコントロール部２６は、。
ｃ ｐ Ｕ １４の」ントロール部２３からの状態変化
割込みを受（Ｊけると、サポートプロセッサ２５の０８
（１ノボ−１へブロセッ′ＩＪ２５の主記憶装置２９に
用意されているＡベレーティング・システム）に起動を
かける。これにより、サポートプロセッサ２５による１
０グラムデバツグが開始される。しかして、リポ−１−
プロセッサ２５のコン１〜ロール部２６１よ、ＣＰＵ１
４のコントロール部２３をアクセスし、バッファ２４、
データライン２７を介してｃ ｐ Ｕ １４内の制御レ
ジスタ２０の内容を読込み、ＣＰ Ｕ １４の状態を知
る。もし、その状態がテスｉ〜停止、或いはチェック停
止であれば、リボ−１〜プロセツサ２５のコントロール
部２Ｇは再びＣＰ Ｕ １４のコントロール部２３をア
クセスし、テスト停止要因コード（レジスタ１７）或い
はチェック停止要因コード（レジスタ１８）を読込む。
割込みを受（Ｊけると、サポートプロセッサ２５の０８
（１ノボ−１へブロセッ′ＩＪ２５の主記憶装置２９に
用意されているＡベレーティング・システム）に起動を
かける。これにより、サポートプロセッサ２５による１
０グラムデバツグが開始される。しかして、リポ−１−
プロセッサ２５のコン１〜ロール部２６１よ、ＣＰＵ１
４のコントロール部２３をアクセスし、バッファ２４、
データライン２７を介してｃ ｐ Ｕ １４内の制御レ
ジスタ２０の内容を読込み、ＣＰ Ｕ １４の状態を知
る。もし、その状態がテスｉ〜停止、或いはチェック停
止であれば、リボ−１〜プロセツサ２５のコントロール
部２Ｇは再びＣＰ Ｕ １４のコントロール部２３をア
クセスし、テスト停止要因コード（レジスタ１７）或い
はチェック停止要因コード（レジスタ１８）を読込む。
しかして、リボ−１〜プロセツサ２５は、ＣＰＬ１１４
の状態を知り、且つ割込み要因を知ることができる。
の状態を知り、且つ割込み要因を知ることができる。
［光用の効果］
以上詳述したようにこの発明によれば、デバッガプログ
ラムがリボ−１〜プロセツサの主記憶装置におかれ、且
つサポートプロセッサによりデバッグが行なわれるため
、上記デバッガが、テスト対象となるプログラムにより
破壊される恐れはない。
ラムがリボ−１〜プロセツサの主記憶装置におかれ、且
つサポートプロセッサによりデバッグが行なわれるため
、上記デバッガが、テスト対象となるプログラムにより
破壊される恐れはない。
また、勺ボー］〜プロセッサによるデバッグ動作を必要
と覆る（通常のＣＰＵｆ？止状態どは異なる）特殊１？
止状態、およびこの状態に至った要因を設定でき、しか
もこれら設定内容をサポートプロセッサから読取ること
ができるため、デバッグが簡単に行なえる。更に、この
発明によれば、たとえマルチプロセッサ（Ｎ成としても
、デバッガは１つのＣＰＵのみを意識していればよいた
め、デバッガ自体の構造も簡単なもので済む。
と覆る（通常のＣＰＵｆ？止状態どは異なる）特殊１？
止状態、およびこの状態に至った要因を設定でき、しか
もこれら設定内容をサポートプロセッサから読取ること
ができるため、デバッグが簡単に行なえる。更に、この
発明によれば、たとえマルチプロセッサ（Ｎ成としても
、デバッガは１つのＣＰＵのみを意識していればよいた
め、デバッガ自体の構造も簡単なもので済む。
図面はこの光用の一実施例に係るデータ処理装置の（茜
成を示すブロック図である。 １１・・・上記ｔｉ装置、１２・・・割込みベクタ、１
４・・・ＣＰＵ、１Ｇ・・・レジスタ（テスト停止要因
マスクレジスタ）、１７・・・レジスタ（テスト停止要
因コードレジスタ）、１８・・・レジスタ（チェック１
７止要因コードレシスク）、２０・・・１ｔｔｌｌ ｆ
ｉｌレジスタ、２３．２６・・・コントロール部、２５
・・・リボ−１〜プロセツサ。 出願人代理人 弁理士 鈴江武彦
成を示すブロック図である。 １１・・・上記ｔｉ装置、１２・・・割込みベクタ、１
４・・・ＣＰＵ、１Ｇ・・・レジスタ（テスト停止要因
マスクレジスタ）、１７・・・レジスタ（テスト停止要
因コードレジスタ）、１８・・・レジスタ（チェック１
７止要因コードレシスク）、２０・・・１ｔｔｌｌ ｆ
ｉｌレジスタ、２３．２６・・・コントロール部、２５
・・・リボ−１〜プロセツサ。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- ＣＰＵを直接アクセス可能なサポートプロセッサと、こ
の１ノボ−１〜ブロセツザによるデバッグ動作を必要と
する特殊停止状態を含む上記ＣＰＵの各種状態を示す情
報を格納し、上記ＣＰＵのコントロール部により読出し
７７書込み可能で上記サポートプロセッサにより読出し
可能な第ルジスタと、上記特殊１７止状態どなった割込
み要因を示す１ｆＨｆｌを格納し、」−記ＣＰＵのコン
１へロール部により読出し７／自込み可能で上記サポー
トプロセッサにより読出し可能な第２レジスタと、割込
み要因光生時に、上記ＣＰＵを特殊停止状態とするか否
かを判別し、この判別結果に応じて上記第１および第２
レジスタの内容を更新づ′る手段と、上記ＣＰＵの状磨
変１ヒ時に上：ｔ！ ＣＰ Ｕから上記ザボー１−プロ
セッサに状態変化割込みをかける手段とを具堝し、上記
リボートブロセツザは、上記ＣＰ Ｕ Ｄらの状態変化
ｖＪ込みに応じて上記第ルジスタを参照し、この第ルジ
スタにより上記ＣＰＬＩが特殊停止状態にあることが示
されている場合に、上記第２レジスタの内容により割込
み要因の判別を行なうように偶成されていることを特徴
とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063561A JPS60207937A (ja) | 1984-03-31 | 1984-03-31 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063561A JPS60207937A (ja) | 1984-03-31 | 1984-03-31 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60207937A true JPS60207937A (ja) | 1985-10-19 |
Family
ID=13232758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59063561A Pending JPS60207937A (ja) | 1984-03-31 | 1984-03-31 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60207937A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113444A (en) * | 1977-03-15 | 1978-10-03 | Toshiba Corp | Information processing system |
| JPS5835648A (ja) * | 1981-08-26 | 1983-03-02 | Nec Corp | プログラム実行制御方式 |
-
1984
- 1984-03-31 JP JP59063561A patent/JPS60207937A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113444A (en) * | 1977-03-15 | 1978-10-03 | Toshiba Corp | Information processing system |
| JPS5835648A (ja) * | 1981-08-26 | 1983-03-02 | Nec Corp | プログラム実行制御方式 |
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