JP2004258212A - 画面表示装置 - Google Patents
画面表示装置 Download PDFInfo
- Publication number
- JP2004258212A JP2004258212A JP2003047779A JP2003047779A JP2004258212A JP 2004258212 A JP2004258212 A JP 2004258212A JP 2003047779 A JP2003047779 A JP 2003047779A JP 2003047779 A JP2003047779 A JP 2003047779A JP 2004258212 A JP2004258212 A JP 2004258212A
- Authority
- JP
- Japan
- Prior art keywords
- osd
- data
- buffer
- osdram
- osd display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
【解決手段】OSD表示を行うためのデータをOSD表示ブロック毎に設定するOSDRAM1a,1bと、OSDRAM1a,1bに設定するデータをCPU4から転送するメモリバス11と、OSD表示を行うためにOSDRAM1a,1bに設定されているデータを転送するOSDローカルバス12とを備え、スイッチ2a,2bを切り替えて、OSDRAM1a,1bに交互にデータを設定し、設定されたデータをOSDRAM1a,1bから交互にOSDローカルバス12に転送する。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は画面上に文字、数字、記号等のパターンを表示させる画面表示装置に関するものである。
【0002】
【従来の技術】
図7は従来の画面表示装置(On−Screen−Display)の一般的な構成を示すブロック図である。この画面表示装置はOSDRAM1、CPU4、OSDRAM調停回路9、メモリバス11、OSDローカルバス12及びOSDRAMバス13により構成されている。画面上に文字、数字、記号等のパターンを表示させるにあたっては、事前にCPU4により、文字コードや色コード等のアトリビュートコードのデータをOSDRAM1に設定し、その設定されたデータに従って画面上に文字、数字、記号等のパターンを表示させている。
【0003】
この画面表示装置では、外部から入力されるOSD表示用クロックを動作クロックとし、これに同期して各ブロックが動作する。OSDRAM1も同様にこのOSD表示用クロックに同期して、OSDローカルバス12を介して、文字コードをキャラクタROM(図示せず)に、アトリビュートコードを出力回路(図示せず)に転送する。
【0004】
また、OSDRAM1をアクセスするパスとしてメモリバス11があり、これは文字コードやアトリビュートコードを設定するためのパスである。このメモリバス11を介して文字コードやアトリビュートコードをOSDRAM1に設定するときは、CPU4の基本動作クロックで行われる。このCPU4の基本動作クロックとOSD表示用クロックは、例えば特許文献1に示すように、異なる動作周波数のクロックが使用されている。
【0005】
通常、この基本動作クロックと表示用クロックは非同期で動作するもので、OSDRAM1に対し、メモリバスアクセス、OSDローカルバスアクセスの2つの異なるアクセスタイミングが発生する。OSDRAM1がデュアルポートRAMで構成されていれば、2つの異なるアクセスタイミングでのアクセスは問題とならないが、デュアルポートRAMは、シングルポートRAMに比べ、その回路規模は大きくなるので通常は使用されていない。よって、OSDRAM1には、2つの異なるアクセスタイミングを調停するためのOSDRAM調停回路9が付加されている。
【0006】
図8は各バス上のデータタイミングを示すタイミングチャートであり、図8(a)はメモリバス11上のデータタイミング、図8(b)はOSDローカルバス12上のデータタイミング、図8(c)はOSDRAMバス13上のデータタイミングをそれぞれ示している。
【0007】
OSD表示処理中では、OSADRAM調停回路9は、図8(b)に示すように、OSD表示用クロックに同期して、OSDRAM1よりOSDRAMバス13を介してOSDローカルバス12にデータを転送している。このとき、図8(a)に示すように、CPU4からOSDRAM1へのアクセスがあった場合には、OSADRAM調停回路9はメモリバス11からのアクセスを優先させ、図8(c)に示すように、OSDRAMバス13にはメモリバス11からのデータを割り込ませる。CPU4からのアクセスが終了後、OSADRAM調停回路9は、OSDRAMバス13のアクセス権をOSD処理に戻してOSD表示を継続処理する。
【0008】
OSD表示の機能向上として、1走査区間内での文字数の増加や水平走査周波数の高い機能TV等に対応するためには、OSD表示用クロックの高速化の要求が強くなっている。図9は図8のOSD表示用クロックの動作周波数より高い動作周波数を使用した場合の各バス上のデータタイミングを示すタイミングチャートである。この場合には、図9(c)に示すように、OSDRAMバス13上の文字コードD,Fのデータが短くなり、次段のOSDROM(図示せず)や出力回路(図示せず)への転送マージンが低下する。また、OSD表示用クロックの動作周波数をさらに高くすると、データが欠落してしまう可能性もある。
【0009】
【特許文献1】
特許第2715179号公報(第2ページ、右欄「作用」の欄)
【0010】
【発明が解決しようとする課題】
従来の画面表示装置は以上のように構成されているので、OSD表示用クロックの動作周波数を高くした場合に、OSDローカルバス12上へのデータが欠落してしまいOSD表示が正常にできなくなるという課題があった。
【0011】
この発明は上記のような課題を解決するためになされたもので、OSD表示用クロックの動作周波数を高くしても、OSCRAMをデュアルポート化することなしに、OSD表示を正常に行える画面表示装置を得ることを目的とする。
【0012】
【課題を解決するための手段】
この発明に係る画面表示装置は、OSD表示を行うためのデータをOSD表示ブロック毎に設定する第1及び第2のOSDRAMと、第1及び第2のOSDRAMに設定するデータを転送するメモリバスと、OSD表示を行うために第1及び第2のOSDRAMに設定されているデータを転送するOSDローカルバスとを備え、メモリバスから第1及び第2のOSDRAMに交互にデータを設定し、設定されたデータを第1及び第2のOSDRAMから交互にOSDローカルバスに転送するものである。
【0013】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による画面表示装置の構成を示すブロック図である。図1に示すように、画面表示装置は、OSDRAM1a(第1のOSDRAM)、OSDRAM1b(第2のOSDRAM)、スイッチ2a,2b、レジスタ3、CPU4、OSD表示制御回路5、メモリバス11、OSDローカルバス12及びOSDRAMバス13a,13bにより構成されている。
【0014】
次に動作について説明する。
OSDRAM1a,1bは、それぞれ物理的に独立したメモリモジュールで、それぞれスイッチ2a,2bを介して、メモリバス11又はOSDローカルバス12に接続される。スイッチ2a,2bはレジスタ3に設定されるスイッチ切り替えビット101の値により制御される。レジスタ3からのスイッチ切り替えビット101の値により、スイッチ2a,2bはOSDRAM1a,1bをメモリバス11又はOSDローカルバス12のいずれかに接続する。
【0015】
ここでは、スイッチ切り替えビット101の値が“0”の場合に、OSDRAM1aをメモリバス11に接続し、OSDRAM1bをOSDローカルバス12に接続する。また、スイッチ切り替えビット101の値が“1”の場合には、OSDRAM1aをOSDローカルバス12に接続し、OSDRAM1bをメモリバス11に接続する。
【0016】
OSDRAM1a,1bには、画面上のOSD表示における各OSD表示ブロック毎のデータが設定される。そして、CPU4は、画面上のどのOSD表示ブロックのOSD表示を行うかを管理しており、レジスタ3にスイッチ切り替えビット101の値を設定してスイッチ2a,2bを切り替えることにより、該当するOSD表示ブロックのOSD表示を行うためのデータが設定されているOSDRAM1a又はOSDRAM1bを、OSDローカルバス12に接続する。
【0017】
例えば、レジスタ3のスイッチ切り替えビット101の値が“0”の場合に、OSDRAM1bをOSDローカルバス12に接続することにより、OSDRAM1bに設定されているデータを、OSD表示用クロックに同期して、OSDRAMバス13b、スイッチ2bを介してOSDローカルバス12に転送する。また、このとき、OSDRAM1aはメモリバス11に接続されているので、CPU4は次のOSD表示ブロックにOSD表示させるためのデータを、CPU4の基本動作クロックに同期して、メモリバス11、スイッチ2a、OSDRAMバス13aを介してOSDRAM1aに設定する。
【0018】
OSD表示制御回路5は、垂直同期信号及び水平同期信号を基準に、OSDRAM1aに対応するOSD表示ブロック、又はOSDRAM1bに対応するOSD表示ブロックを選択し、各OSD表示ブロックのOSD表示が終了すると、CPU4に対して割り込み信号102を出力する。
【0019】
OSDRAM1bに設定されているデータに対応するOSD表示ブロックのOSD表示が終了すると、CPU4はOSD表示制御回路5からの割り込み信号102を受けて、レジスタ3のスイッチ切り替えビット101の値を“1”に設定する。スイッチ2aによりOSDRAM1aはOSDローカルバス12に接続され、OSDRAM1aに設定されているデータを、OSD表示用クロックに同期して、OSDRAMバス13a、スイッチ2aを介してOSDローカルバス12に転送する。そして、スイッチ2bによりOSDRAM1bはメモリバス11に接続され、CPU4は次のOSD表示ブロックにOSD表示させるためのデータを、CPU4の基本動作クロックに同期して、メモリバス11、スイッチ2b、OSDRAMバス13bを介してOSDRAM1bに設定する。
【0020】
OSDRAM1aに設定されているデータに対応するOSD表示ブロックのOSD表示が終了すると、CPU4はOSD表示制御回路5からの割り込み信号102を受けて、レジスタ3のスイッチ切り替えビット101の値を“0”に設定する。
【0021】
このように、画面上のOSD表示ブロック毎にOSD表示させるためのデータをOSDRAM1a及びOSDRAM1bに交互に設定し、設定されたデータをOSDRAM1a及びOSDRAM1bから交互にOSDローカルバス12に転送することにより、CPU4が基本動作クロックに同期してOSD表示のためのデータをOSDRAM1a及びOSDRAM1bに設定するタイミングにかかわらず、OSDRAM1a及びOSDRAM1bに設定されているデータを欠落することなく、常にOSD表示用クロックに同期してOSDローカルバス12に転送することができる。
【0022】
このように、2つのOSDRAM1a,1bを独立して動作させることができ、基本動作クロックとOSD表示用クロックによる非同期動作に関係なく、2つのOSDRAM1a,1bにアクセスが可能になる。
【0023】
以上のように、この実施の形態1によれば、OSD表示を行うOSD表示ブロック毎のデータを設定する2つのOSDRAM1a,1bを備え、この2つのOSDRAM1a,1bに交互にOSD表示のためのデータを設定し、設定されたデータをOSDRAM1a及びOSDRAM1bから交互にOSDローカルバス12に転送することにより、OSDRAMバス13a,13b上に、メモリバス11からOSDRAM1a,1bへ設定されるデータと、OSDRAM1a,1bからOSDローカルバス12に出力されるデータとの衝突がなく、OSD表示用クロックの動作周波数を高くしても、OSD表示を正常に行うことができるという効果が得られる。
【0024】
実施の形態2.
図2はこの発明の実施の形態2による画面表示装置の構成を示すブロック図である。図2に示すように、画面表示装置は、OSDRAM1、CPU4、OSD表示制御回路5、バッファ転送制御回路61及びバッファ62を備えたバッファ付OSDRAM調停回路6、メモリバス11、OSDローカルバス12、OSDRAMバス13、バッファ入力バス14及びバッファ出力バス15により構成されている。ここで、バッファ62の「SA」はバッファ62に備えられている「Sense Amp」を示している。
【0025】
次に動作について説明する。
従来の図7に示すOSDRAM調停回路9は、OSDRAM1の読み出し時にはバッファ転送させることなく、読み出したデータを直接OSDローカルバス12へ転送しているが、この実施の形態2のバッファ付OSDRAM調停回路6では、バッファ62を備え、読み出したデータをバッファ62にバッファ転送して一旦格納してからOSDローカルバス12へ転送する。
【0026】
このバッファ付OSDRAM調停回路6はOSD表示制御回路5から出力されるバッファ転送制御イネーブル信号103により能動化される。このバッファ転送制御イネーブル信号103は画面上でOSD表示が行われていない区間でイネーブルになる信号である。
【0027】
図3は画面上のOSD表示エリアを示す図である。このOSD表示エリアは、通常、複数のOSD表示ブロックより構成されている。ここでは、水平同期信号によって水平走査が開始されてからOSD表示が行われるまでの1水平走査線の区間▲1▼でイネーブルになる場合で説明する。
【0028】
バッファ転送制御イネーブル信号103が1水平走査線の区間▲1▼でイネーブルになると、バッファ転送制御回路61はOSDRAM1から1水平走査線に表示すべきキャラクタ数のデータをOSDRAMバス13、バッファ入力バス14を介してバッファ62へ転送して格納する。1水平走査線で32文字分の各文字のの一部を表示する場合、1文字分のOSD表示に必要なデータが2バイトとすれば、転送すべきデータは2×32=64バイトとなる。
【0029】
1水平走査線の区間▲1▼が終了してOSD表示を行う際には、バッファ62からバッファ出力バス15を介して、格納されているデータがOSDローカルバス12へ順次転送される。このとき、CPU4はOSD表示制御回路5に設定されている区間▲1▼でないことを示すフラグビット104を読み込んで、次の1水平走査線に表示すべきキャラクタ数のデータをメモリバス11を介してバッファ転送制御回路61に転送し、バッファ転送制御回路61は転送されたデータをOSDRAMバス13を介してOSDRAM1に設定する。
【0030】
このように、1水平走査線の区間▲1▼以外はOSD表示のスピードに関係なく、OSDRAM1にアクセスしてOSD表示のためのデータを設定することが可能になる。このOSDRAM1からバッファ62へのデータの転送と、バッファ62からのOSDローカルバス12へのデータの転送は、次の1水平走査線でも同様に行われる。
【0031】
以上のように、この実施の形態2によれば、バッファ転送制御回路61が、OSDRAM1に設定されているOSD表示用のデータから、1水平走査線でOSD表示を行うデータを、水平同期信号によって水平走査が開始されてからOSD表示が行われるまでの1水平走査線の区間▲1▼でバッファ62に一旦格納し、バッファ62に格納されているデータがOSDローカルバス12に転送されOSD表示をしている間に、CPU4がOSDRAM1にOSD表示のためのデータを設定することにより、OSDRAMバス13上に、メモリバス11からOSDRAM1に設定されるデータと、OSDRAM1からOSDローカルバス12に出力されるデータとの衝突がなく、OSD表示用クロックの動作周波数を高くしても、OSD表示を正常に行うことができるという効果が得られる。
【0032】
実施の形態3.
この発明の実施の形態3による画面表示装置の構成を示すブロック図は、実施の形態2の図2において、バッファ転送制御イネーブル信号103をバッファ転送制御イネーブル信号105とし、フラグビット104をフラグビット106としたものである。実施の形態2では、図3に示す画面の各水平走査線のOSD表示の前の区間▲1▼でバッファ転送を行ったが、画面上のOSD表示位置によっては、OSD表示の前の区間▲1▼が短くなる場合がある。この場合、OSD表示の終了後から次の水平走査線のための水平同期信号が入力されるまでの区間▲2▼に、次の1水平走査線でOSD表示すべきデータをバッファ転送しておく方法も考えられる。
【0033】
この場合、図2のOSD表示制御回路5より、図3の画面上の区間▲2▼でイネーブルとなるバッファ転送制御イネーブル信号105を出力し、CPU4はOSD表示制御回路5に設定されている区間▲2▼でないことを示すフラグビット106を読み込むものとする。バッファ転送制御イネーブル信号105が1水平走査線の区間▲2▼でイネーブルになると、バッファ転送制御回路61は、OSDRAM1から1水平走査線で32文字を表示させるための64バイト分のデータをOSDRAMバス13及びバッファ入力バス14を介してバッファ62へ転送して格納する。
【0034】
区間▲2▼が終了し次の1水平走査線でOSD表示を行う際には、バッファ62からバッファ出力バス15を介して、格納されているデータがOSDローカルバス12へ順次転送される。このとき、CPU4はOSD表示制御回路5に設定されている区間▲2▼でないことを示すフラグビット106を読み込んで、次の1水平走査線に表示すべきキャラクタ数のデータをメモリバス11を介してバッファ転送制御回路61に転送し、バッファ転送制御回路61はOSDRAMバス13を介してOSDRAM1に転送されたデータを設定する。
【0035】
以上のように、この実施の形態3によれば、バッファ転送制御回路61が、OSDRAM1に設定されているOSD表示用のデータから、1水平走査線でOSD表示を行うデータを、OSD表示の終了後から次の水平走査線のための水平同期信号が入力されるまでの区間▲2▼でバッファ62にバッファ転送して一旦格納し、バッファ62に格納されているデータがOSDローカルバス12に出力されてOSD表示をしている間に、CPU4がOSDRAM1にOSD表示のためのデータを設定することにより、OSDRAMバス13上に、メモリバス11からOSDRAM1に設定されるデータと、OSDRAM1からOSDローカルバス12に出力されるデータとの衝突がなく、OSD表示用クロックの動作周波数を高くしても、OSD表示を正常に行うことができるという効果が得られる。
【0036】
実施の形態4.
図4はこの発明の実施の形態4による画面表示装置の構成を示すブロック図である。図4に示すように、画面表示装置は、OSDRAM1、CPU4、OSD表示制御回路5、バッファ転送制御回路61及びバッファ62を備えたバッファ付OSDRAM調停回路6、スイッチ7a,7b、レジスタ8、メモリバス11、OSDローカルバス12、OSDRAMバス13、バッファ入力バス14及びバッファ出力バス15により構成されている。
【0037】
次に動作について説明する。
上記実施の形態2又は上記実施の形態3では、図3に示す画面上の区間▲1▼又は区間▲2▼で、OSDRAM1に設定されているデータをバッファ62にバッファ転送を行っており、OSD表示を画面上のどの位置で表示するかで、この区間▲1▼、区間▲2▼の時間は決定されている。ここで、この区間▲1▼、区間▲2▼の時間について検討する。
【0038】
例えば、NTSC方式の場合、
カラーサブキャリア周波数fsc=3.579545MHz、
水平周波数fh=fsc×2/455≒15734.264Hz、
水平走査線1H=1/fh≒63.6μsec、
OSD表示クロックの動作周波数fosc=27MHzとすると、
1文字の表示処理時間≒1184nsec(16ドット×74nsec)、
1表示ブロックのTV表示区間=1184nsec×34文字
=40256nsec≒40.3μsec、
TV画面上に現れない左1文字目の表示前のOSD回路動作時間
=1184nsec×2文字=2368nsec≒2.4μsec
となり、1水平走査線中のOSD表示処理には、「40.3μsec+2.4μsec」の時間を要することになる。よって、
バッファ転送に使用できる区間▲1▼、区間▲2▼の時間
=63.6μsec−40.3μsec−2.4μsec≒20.9μsec
となる。
【0039】
ここで、バッファ転送に使用されるOSD表示クロックの動作周波数をfoscとし、OSDRAM1への1バイトデータの転送にOSD表示クロックの動作周波数foscの5サイクルかかるとすると、
32文字分のデータ転送には、
32文字×2バイト/文字×5サイクル×74nsec
=4736nsec≒4.8μsec
の時間を要することによる。
上記バッファ転送時間4.8μsecが区間▲1▼又は区間▲2▼のいずれかで確保されるように、画面上のOSD表示位置を決定する必要がある。
【0040】
この実施の形態4では、多様なOSD表示に対応するために、バッファ転送制御回路61を能動化するタイミングを選択できるように、区間▲1▼で能動化されるバッファ転送制御イネーブル信号103と、区間▲2▼で能動化されるバッファ転送制御イネーブル信号105とをレジスタ8で選択可能にする。
【0041】
CPU4はOSD表示ブロックを画面上のどの位置で行うかを管理しており、レジスタ8のスイッチ切り替えビット107の値を設定する。例えば、スイッチ切り替えビット107の値が“0”の場合に、スイッチ7aは区間▲1▼で能動化されるバッファ転送制御イネーブル信号103をバッファ転送制御回路61に入力し、CPU4はOSD表示制御回路5に設定されている区間▲1▼でないことを示すフラグビット104を読み込むものとする。
【0042】
また、スイッチ切り替えビット107の値が“1”の場合に、スイッチ7aは区間▲2▼で能動化されるバッファ転送制御イネーブル信号105をバッファ転送制御回路61に入力し、CPU4はOSD表示制御回路5に設定されている区間▲2▼でないことを示すフラグビット106を読み込むものとする。その他の処理は実施の形態2及び実施の形態3と同じである。
【0043】
このようにして、バッファ転送時間が区間▲1▼又は区間▲2▼のいずれかで確保できるようにすれば良く、画面上のOSD表示ブロックの位置によって、CPU4はレジスタ8のスイッチ切り替えビット107の値を設定して、バッファ転送制御回路61の動作タイミングを切り替える。
【0044】
以上のように、この実施の形態4によれば、バッファ転送制御回路61により、OSDRAM1に設定されているOSD表示用のデータから、1水平走査線でOSD表示を行うデータを、水平同期信号によって水平走査が開始されてからOSD表示が行われるまでの1水平走査線の区間▲1▼でバッファ転送するか、又はOSD表示の終了後から次の水平走査線のための水平同期信号が入力されるまでの区間▲2▼でバッファ転送するかを、CPU4が画面上のOSD表示ブロックの位置によって切り替えることにより、OSDRAMバス13上に、メモリバス11からOSDRAM1に設定されるデータと、OSDRAM1からOSDローカルバス12に出力されるデータとの衝突がなく、OSD表示用クロックの動作周波数を高くしても、OSD表示を正常に行うことができるという効果が得られる。
【0045】
実施の形態5.
図5はこの発明の実施の形態5による画面表示装置の構成を示すブロック図である。図5に示すように、画面表示装置は、OSDRAM1、CPU4、OSD表示制御回路5、バッファ転送制御回路61及びデュアルポートRAM63を備えたバッファ付OSDRAM調停回路6、メモリバス11、OSDローカルバス12、OSDRAMバス13、バッファ入力バス14及びバッファ出力バス15により構成されている。
【0046】
上記実施の形態2では、バッファ62はシングルポートのバッファを使用しているので、バッファ入力バス14を介してバッファ転送を行うタイミングと、バッファ出力バス15を介してOSDローカルバス12にデータを転送するタイミングは完全に分離されていなければならない。
【0047】
しかし、図5ではこのバッファ62をデュアルポートRAM63に置き換えているので、バッファ転送制御回路61によるデュアルポートRAM63へのバッファ転送と同時に、デュアルポートRAM63からOSDローカルバス12へのデータ転送が可能となる。その他の処理は実施の形態2と同様である。
【0048】
バッファ62をデュアルポート化することで、シングルポートバッファに比べて構成する回路規模は増大するデメリットはあるが、OSDRAM1からのバッファ転送に使用できる時間を20.9μsec以上にすることができる。
【0049】
以上のように、この実施の形態5によれば、実施の形態2と同様の効果が得られると共に、バッファとしてデュアルポートRAM63を使用することにより、OSDRAM1からのバッファ転送に使用できる時間を長く確保でき、高速走査を行う高精彩画像システムへの対応が可能になるという効果が得られる。
【0050】
実施の形態6.
この発明の実施の形態6による画面表示装置の構成を示すブロック図は、実施の形態2の図2と同じである。
【0051】
図6はバッファ入力バス14上のデータタイミングを示すタイミングチャートである。上記実施の形態2では、バッファ転送制御回路61は、図6(a)に示すように、1文字分の表示期間に1文字分の2バイトのOSDRAM1に設定されているデータを、バッファ入力バス14を介してバッファ62に格納しているが、この実施の形態6では、バッファ転送制御回路61は、図6(b)に示すように、1文字分の表示期間に2文字分のデータを、1水平走査線で表示する順に1文字目から32文字目までを先読みして、バッファ入力バス14を介してバッファ62に格納する。
【0052】
このバッファ62に格納されたデータを1文字目から順次32文字目までをOSDローカルバス12に出力してOSD表示が行われる。このOSD表示処理中にCPU4からOSDRAM1へのアクセスがあった場合、バッファ転送制御回路61はCPU4からのアクセスを優先させるが、バッファ62には、既に先読みされたデータが格納されているので、このバッファ62からのデータを転送して処理を続けることでOSD表示が行われる。その他の処理は実施の形態2と同様である。
【0053】
このように、この実施の形態6では、図3に示すOSD表示エリアの区間であっても、CPU4からOSDRAM1へのアクセスが可能となる。
【0054】
この実施の形態6では、1文字分の表示期間に2文字分のデータの読み出しについて説明したが、もちろん、3文字以上のデータの読み出しの場合でも同様の効果がある。
【0055】
以上のように、この実施の形態6によれば、実施の形態2と同様の効果が得られると共に、バッファ転送制御回路61が、OSDRAM1に設定されているデータから、1文字分の表示期間に2文字分以上のデータを、1水平走査線で表示する順に1文字目から32文字目までを先読みして、バッファ入力バス14を介してバッファ62に格納し、格納されたデータが1文字目から順次32文字目までをOSDローカルバス2に出力されてOSD表示を行うことにより、OSD表示エリアの区間であっても、CPU4からOSDRAM1へのアクセスが可能となるという効果が得られる。
【0056】
【発明の効果】
以上のように、この発明によれば、OSD表示を行うためのデータをOSD表示ブロック毎に設定する第1及び第2のOSDRAMと、第1及び第2のOSDRAMに設定するデータを転送するメモリバスと、OSD表示を行うために第1及び第2のOSDRAMに設定されているデータを転送するOSDローカルバスとを備え、メモリバスから第1及び第2のOSDRAMに交互にデータを設定し、設定されたデータを第1及び第2のOSDRAMから交互にOSDローカルバスに転送することにより、OSD表示用クロックの動作周波数を高くしても、OSD表示を正常に行うことができるという効果がある。
【図面の簡単な説明】
【図1】この発明の実施の形態1による画面表示装置の構成を示すブロック図である。
【図2】この発明の実施の形態2による画面表示装置の構成を示すブロック図である。
【図3】この発明の実施の形態2による画面表示装置における画面上のOSD表示エリアを示す図である。
【図4】この発明の実施の形態4による画面表示装置の構成を示すブロック図である。
【図5】この発明の実施の形態5による画面表示装置の構成を示すブロック図である。
【図6】この発明の実施の形態6による画面表示装置におけるバッファ入力バス上のデータタイミングを示すタイミングチャートである。
【図7】従来の画面表示装置の構成を示すブロック図である。
【図8】従来の画面表示装置におけるバス上のデータタイミングを示すタイミングチャートである。
【図9】従来の画面表示装置におけるバス上のデータタイミングを示すタイミングチャートである。
【符号の説明】
1,1a,1b OSDRAM、2a,2b スイッチ、3 レジスタ、4 CPU、5 OSD表示制御回路、6 バッファ付OSDRAM調停回路、7a,7b スイッチ、8 レジスタ、11 メモリバス、12 OSDローカルバス、13 OSDRAMバス、14 バッファ入力バス、15 バッファ出力バス、61 バッファ転送制御回路、62 バッファ、63 デュアルポートRAM、101 スイッチ切り替えビット、102 割り込み信号、103 バッファ転送制御イネーブル信号、104 フラグビット、105 バッファ転送制御イネーブル信号、106 フラグビット、107 スイッチ切り替えビット。
Claims (7)
- OSD表示を行うためのデータをOSD表示ブロック毎に設定する第1及び第2のOSDRAMと、
上記第1及び第2のOSDRAMに設定するデータを転送するメモリバスと、
OSD表示を行うために上記第1及び第2のOSDRAMに設定されているデータを転送するOSDローカルバスとを備え、
上記メモリバスから上記第1及び第2のOSDRAMに交互にデータを設定し、設定されたデータを上記第1及び第2のOSDRAMから交互に上記OSDローカルバスに転送することを特徴とする画面表示回路。 - OSD表示を行うためのデータを設定するOSDRAMと、
上記OSDRAMに設定するデータを転送するメモリバスと、
上記OSDRAMに設定されているデータから読み出されたデータを格納するバッファと、
OSD表示を行うために上記バッファに格納されているデータを転送するOSDローカルバスと、
上記OSDRAMに設定されているデータから1水平走査線でOSD表示に必要なデータを読み出して上記バッファに格納すると共に、上記バッファに格納されているデータが上記OSDローカルバスに転送されている間に、上記メモリバスから上記OSDRAMにデータを設定するバッファ転送制御回路とを備えたことを特徴とする画面表示回路。 - バッファ転送制御回路は、1水平走査線でOSD表示を行う前のその1水平走査線の期間に、1水平走査線でOSD表示に必要なデータを読み出してバッファに格納することを特徴とする請求項2記載の画面表示回路。
- バッファ転送制御回路は、1水平走査線でOSD表示を行った後のその1水平走査線の期間に、次の1水平走査線でOSD表示に必要なデータを読み出してバッファに格納することを特徴とする請求項2記載の画面表示回路。
- バッファ転送制御回路が、1水平走査線でOSD表示を行う前のその1水平走査線の期間に1水平走査線でOSD表示に必要なデータを読み出してバッファに格納するか、又は1水平走査線でOSD表示を行った後のその1水平走査線の期間に次の1水平走査線でOSD表示に必要なデータを読み出してバッファに格納するかを選択可能にしたことを特徴とする請求項2記載の画面表示回路。
- バッファとしてデュアルポートRAMを使用したことを特徴とする請求項2記載の画面表示回路。
- バッファ転送制御回路は、OSDRAMに設定されているデータから、1文字分の表示期間に2文字分以上のデータを、1水平走査線で表示する順に先読みしてバッファに格納することを特徴とする請求項2記載の画面表示回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003047779A JP2004258212A (ja) | 2003-02-25 | 2003-02-25 | 画面表示装置 |
US10/669,261 US20040164988A1 (en) | 2003-02-25 | 2003-09-25 | On-screen display unit |
EP03022640A EP1452958A2 (en) | 2003-02-25 | 2003-10-06 | On-screen display unit |
KR1020030084948A KR20040076571A (ko) | 2003-02-25 | 2003-11-27 | 화면 표시 장치 |
CNA2003101207078A CN1525431A (zh) | 2003-02-25 | 2003-11-28 | 屏幕显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003047779A JP2004258212A (ja) | 2003-02-25 | 2003-02-25 | 画面表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004258212A true JP2004258212A (ja) | 2004-09-16 |
Family
ID=32767731
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003047779A Pending JP2004258212A (ja) | 2003-02-25 | 2003-02-25 | 画面表示装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US20040164988A1 (ja) |
EP (1) | EP1452958A2 (ja) |
JP (1) | JP2004258212A (ja) |
KR (1) | KR20040076571A (ja) |
CN (1) | CN1525431A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006145758A (ja) * | 2004-11-18 | 2006-06-08 | Fuji Photo Film Co Ltd | オンスクリーンディスプレイ装置 |
JP2008276356A (ja) * | 2007-04-26 | 2008-11-13 | Seiko Epson Corp | データ信号処理装置、画像処理装置、画像出力装置、および、データ信号処理方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2401271B (en) * | 2003-04-30 | 2007-10-24 | Zarlink Semiconductor Ltd | Digital television display control apparatus and method |
CN1889162A (zh) * | 2005-07-02 | 2007-01-03 | 群康科技(深圳)有限公司 | 液晶显示器韧体更新***及方法 |
CN100362562C (zh) * | 2005-07-15 | 2008-01-16 | 合肥工业大学 | 基于fpga的数字osd控制器 |
CN101636778B (zh) * | 2007-03-15 | 2011-12-28 | 日本电气株式会社 | 半导体集成电路装置 |
CN102438187B (zh) * | 2011-12-22 | 2014-05-21 | 深圳市朵唯志远科技有限公司 | 一种通用多功能耳机 |
KR20160112143A (ko) | 2015-03-18 | 2016-09-28 | 삼성전자주식회사 | 전자 장치 및 전자 장치에서의 디스플레이 패널의 화면 업데이트 방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2188707C (en) * | 1995-11-13 | 2000-08-01 | Aaron Hal Dinwiddie | System providing freeze of closed captioning data |
JPH1145081A (ja) * | 1997-07-24 | 1999-02-16 | Mitsubishi Electric Corp | オンスクリーンディスプレイ装置および画像表示方法 |
JP2000284776A (ja) * | 1999-03-30 | 2000-10-13 | Fuji Film Microdevices Co Ltd | 画像処理装置 |
-
2003
- 2003-02-25 JP JP2003047779A patent/JP2004258212A/ja active Pending
- 2003-09-25 US US10/669,261 patent/US20040164988A1/en not_active Abandoned
- 2003-10-06 EP EP03022640A patent/EP1452958A2/en not_active Withdrawn
- 2003-11-27 KR KR1020030084948A patent/KR20040076571A/ko not_active Application Discontinuation
- 2003-11-28 CN CNA2003101207078A patent/CN1525431A/zh active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006145758A (ja) * | 2004-11-18 | 2006-06-08 | Fuji Photo Film Co Ltd | オンスクリーンディスプレイ装置 |
JP2008276356A (ja) * | 2007-04-26 | 2008-11-13 | Seiko Epson Corp | データ信号処理装置、画像処理装置、画像出力装置、および、データ信号処理方法 |
Also Published As
Publication number | Publication date |
---|---|
CN1525431A (zh) | 2004-09-01 |
US20040164988A1 (en) | 2004-08-26 |
KR20040076571A (ko) | 2004-09-01 |
EP1452958A2 (en) | 2004-09-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2594897B2 (ja) | ビデオ画像表示装置 | |
JPS5834836B2 (ja) | デ−タヒヨウジセイギヨホウシキ | |
JPH07160249A (ja) | データプロセッサ及びデータ処理システム | |
JPS63282790A (ja) | 表示制御装置 | |
WO1997008626A1 (en) | Method and apparatus for batchable frame switch and synchronization operations | |
JP2004258212A (ja) | 画面表示装置 | |
JPH1145081A (ja) | オンスクリーンディスプレイ装置および画像表示方法 | |
JP2006301724A (ja) | メモリコントローラ、画像処理コントローラ及び電子機器 | |
JP2002032063A (ja) | 液晶表示装置およびウィンドウ表示拡大制御方法 | |
JP3610029B2 (ja) | データ処理システム | |
US4707690A (en) | Video display control method and apparatus having video data storage | |
JPH0720833A (ja) | グラフィックスコンピュータ | |
JPH07261703A (ja) | 液晶表示制御装置 | |
KR100240866B1 (ko) | 단일포트 메모리를 사용하는 고해상도 그래픽스 컨트롤러 | |
JP2735072B2 (ja) | 画像表示制御装置及びこれを具備する電子機器 | |
JP2571206B2 (ja) | ウインドウ制御方式 | |
JPS6213690B2 (ja) | ||
JPS6218181A (ja) | メモリアクセス回路 | |
KR950005051A (ko) | 크로스바 망을 이용한 화상 시스템 및 그 시스템의 엑세스 제어방법 | |
JP2000250510A (ja) | 表示制御装置 | |
JPH09292244A (ja) | 車両用ナビゲーション装置 | |
JP2000293140A (ja) | 表示装置の制御回路 | |
JPH0651938A (ja) | 信号表示装置 | |
JPH06110426A (ja) | 画像処理装置 | |
JPH0568915B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060220 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060314 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060410 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20071214 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080829 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081007 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090303 |