JPS5833758A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
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- JPS5833758A JPS5833758A JP56132495A JP13249581A JPS5833758A JP S5833758 A JPS5833758 A JP S5833758A JP 56132495 A JP56132495 A JP 56132495A JP 13249581 A JP13249581 A JP 13249581A JP S5833758 A JPS5833758 A JP S5833758A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- memory
- failure
- abnormality
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1159—Image table, memory
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1179—Safety, on error, fault, block, inhibit output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/12—Plc mp multi processor system
- G05B2219/1209—Exchange control, I-O data to other plc, individually, without host
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14043—Detection of abnormal temperature
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14053—Power failure, loss, abnormal battery
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Safety Devices In Control Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はプログラマブル・コントローラに調し、特に
、装置内部の異常が検出された場合の制御方式に関する
ものである。
、装置内部の異常が検出された場合の制御方式に関する
ものである。
従来のプログラマブル・コントローラにおいてはバッテ
リの電圧異常を検出する手段や、装置内のｍ膚が異常に
１碑することを検出する手段や、鴨電内のパスラインの
パリティ−チェックを行なって、データの異常を検出す
る手段等の異常診断手段が設けられており、この異常診
断手段にょうて装置の異常が検出されたとき、プログラ
マブル・コントローラの動作を停止する（出力信号を全
てオフにする）ように構成されていた。
リの電圧異常を検出する手段や、装置内のｍ膚が異常に
１碑することを検出する手段や、鴨電内のパスラインの
パリティ−チェックを行なって、データの異常を検出す
る手段等の異常診断手段が設けられており、この異常診
断手段にょうて装置の異常が検出されたとき、プログラ
マブル・コントローラの動作を停止する（出力信号を全
てオフにする）ように構成されていた。
しかしプログラマブル・コントローラの使用者の立場で
は、装置内の伺等かの異常が生じたとき、その興常の種
類や異常が生じたときの制御対象の状況に一切鴨わりな
く装置の動作を全面的に停止してしまうのは、寅ＷＡ＠
で必ずしも適切とはいえないことがしばしばあった。
は、装置内の伺等かの異常が生じたとき、その興常の種
類や異常が生じたときの制御対象の状況に一切鴨わりな
く装置の動作を全面的に停止してしまうのは、寅ＷＡ＠
で必ずしも適切とはいえないことがしばしばあった。
この発明は上述した従来の同一点に鑑みなされたもので
あり、その目的は、験曹内部のどのような異常が検出さ
れ、また制御対象がどのような状況にあるときに制御出
力を禁止状態にするかを、使用者の立場で任意に設定し
て、それをユーザプログラムの一部として組めるように
したプログラマブル・コントローラを捷供することにあ
る。
あり、その目的は、験曹内部のどのような異常が検出さ
れ、また制御対象がどのような状況にあるときに制御出
力を禁止状態にするかを、使用者の立場で任意に設定し
て、それをユーザプログラムの一部として組めるように
したプログラマブル・コントローラを捷供することにあ
る。
以下、この発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図はこの発明に係るプログラマブル・コントローラ
の概略構成を示すブロック図である。このプログラマブ
ル・コントローラは、ユーザプログラムが格納されるユ
ーザプログラムメモリ１と、外部入り信号が与えられる
入力ａｌＩ２と、外部出力信号を送出する出力［１１３
と、上記入力１１１１２および出力回路３に対応した入
出力データのバッファメモリ九となる入出カメモリ４と
、上記ユーザプログラムメモリ１の各命令を順次高速に
実行し、上記入出ｈメモリ４のデータに基づいて演算処
理をし、その処理結果で上記人出ｈメモリ４の出力デー
タを書換える命令寅行手−と、上記式１ａｓ２のλカデ
ータを上記入出カメモリ４の所定エリアに書込む入力更
新手段と、上記入出カメモリ４の所定エリアの出力デー
タを上記出力［１１Ｉ３にセットする出力！新手讃とを
基本的に有して髪する。
の概略構成を示すブロック図である。このプログラマブ
ル・コントローラは、ユーザプログラムが格納されるユ
ーザプログラムメモリ１と、外部入り信号が与えられる
入力ａｌＩ２と、外部出力信号を送出する出力［１１３
と、上記入力１１１１２および出力回路３に対応した入
出力データのバッファメモリ九となる入出カメモリ４と
、上記ユーザプログラムメモリ１の各命令を順次高速に
実行し、上記入出ｈメモリ４のデータに基づいて演算処
理をし、その処理結果で上記人出ｈメモリ４の出力デー
タを書換える命令寅行手−と、上記式１ａｓ２のλカデ
ータを上記入出カメモリ４の所定エリアに書込む入力更
新手段と、上記入出カメモリ４の所定エリアの出力デー
タを上記出力［１１Ｉ３にセットする出力！新手讃とを
基本的に有して髪する。
上記命令実行手段、入力更新手段、出力更新手段はいわ
ゆるマイクロプロセッサで構成されるＣＰＬｌ（中央処
理ユニット）５によって実現される。
ゆるマイクロプロセッサで構成されるＣＰＬｌ（中央処
理ユニット）５によって実現される。
ＣＰＵ５は命令実行手段および入出力更新手段としての
制御動作の他、後述する各種のＯ８処理（オペレーティ
ング・システム）を実行するもので、その課にＲＡＭで
あるメモリ６がワーキングメモリとして使われる。
制御動作の他、後述する各種のＯ８処理（オペレーティ
ング・システム）を実行するもので、その課にＲＡＭで
あるメモリ６がワーキングメモリとして使われる。
また、この発明に係るプログラマブル・コントローラは
、装置内部の興常を検出する複数種類の異常診断手段と
、各異常診断手段に対応して設定され、その診ｌＩ紬栗
に応じてセットまた鴎リセットされるＷｔの異常フラグ
Ｆ１．Ｆ２と、上記命令実行手段の動作中においてユー
ザプログラムの一部として上記ユーザプログラムメモリ
１に任意に設定された命令を実行することにより、上記
異常フラグＦ１．Ｆ２および任意の入出力デニタ調の、
任意の論１ｌＩｌｌＩ算の結果でもりてセットまたはリ
セットされる出り禁止７ラグＦＯと、この出力禁止フラ
グＦＯの状態に応じて上記出力更新手段の動作を禁止し
て、所定の出力状態にする出力禁止手段とを備えている
。
、装置内部の興常を検出する複数種類の異常診断手段と
、各異常診断手段に対応して設定され、その診ｌＩ紬栗
に応じてセットまた鴎リセットされるＷｔの異常フラグ
Ｆ１．Ｆ２と、上記命令実行手段の動作中においてユー
ザプログラムの一部として上記ユーザプログラムメモリ
１に任意に設定された命令を実行することにより、上記
異常フラグＦ１．Ｆ２および任意の入出力デニタ調の、
任意の論１ｌＩｌｌＩ算の結果でもりてセットまたはリ
セットされる出り禁止７ラグＦＯと、この出力禁止フラ
グＦＯの状態に応じて上記出力更新手段の動作を禁止し
て、所定の出力状態にする出力禁止手段とを備えている
。
上ｎｉｌ！興常診異常段とし工は、この実−例では７〜
ツテリ電圧の異常を検出するバッテリ異常検出目１１７
と、装置内の温直の異常上昇を検出する＄ｌ痕興異常出
８１１１８とが置けられている。また、上記５− 異常フラグＦｌ、Ｆ２および出力禁止フラグＦＯはワー
キングメモ・す６に設定されている。興声フラクｆｌは
バッテリ異常検出１１ｍ！７にて異常力検出されたとき
セットされる。異常検出フラーグＦ２は濃度異常検出回
１８にて異常が検出されたときセット２される。
ツテリ電圧の異常を検出するバッテリ異常検出目１１７
と、装置内の温直の異常上昇を検出する＄ｌ痕興異常出
８１１１８とが置けられている。また、上記５− 異常フラグＦｌ、Ｆ２および出力禁止フラグＦＯはワー
キングメモ・す６に設定されている。興声フラクｆｌは
バッテリ異常検出１１ｍ！７にて異常力検出されたとき
セットされる。異常検出フラーグＦ２は濃度異常検出回
１８にて異常が検出されたときセット２される。
出力禁止フラ？ＦＯを異常フラグＦ１．Ｆ２および任意
の入出力データの状態を条件としτセットまたはリセッ
トするようにユーザプログラムに任意に設定するという
のは、例えばラダーダイヤグラム方式のプログラマブル
・コントローラの場合、第２１１に示すように、出力禁
止フラグＦＯを出力リレーとし、このリレーＦＯを軽動
する条件として、異常フラグｉ：１．Ｆ２を入ｉｓｔ点
として扱うとともに、これら入力後１ｍＦ１．Ｆ２と制
御対象機器に係わる任意の入出力接点を使って任意のラ
ダーダイヤグラムを構成し、これ！所定の命令形式に変
換してユーザプログラムメモリ４に予めａｔすることを
意味している。
の入出力データの状態を条件としτセットまたはリセッ
トするようにユーザプログラムに任意に設定するという
のは、例えばラダーダイヤグラム方式のプログラマブル
・コントローラの場合、第２１１に示すように、出力禁
止フラグＦＯを出力リレーとし、このリレーＦＯを軽動
する条件として、異常フラグｉ：１．Ｆ２を入ｉｓｔ点
として扱うとともに、これら入力後１ｍＦ１．Ｆ２と制
御対象機器に係わる任意の入出力接点を使って任意のラ
ダーダイヤグラムを構成し、これ！所定の命令形式に変
換してユーザプログラムメモリ４に予めａｔすることを
意味している。
次に、ＣＰＵ５による制御動作の概要を第３図６−
のフローチャートに従って順次説明する。イニシャル処
理１００に続く最初のステップ１０１では、入力回路２
に与えられている外部入力信号を入出カメモリ４の所定
エリアに書込む（入力更新手段の動作）。次のステップ
１０２．１０３によってユーザプログラムメモリ１に格
納されているユーザプログラムを先頭アドレスからエン
ド命令までを高速で実行する（命令実行手段の動作）。
理１００に続く最初のステップ１０１では、入力回路２
に与えられている外部入力信号を入出カメモリ４の所定
エリアに書込む（入力更新手段の動作）。次のステップ
１０２．１０３によってユーザプログラムメモリ１に格
納されているユーザプログラムを先頭アドレスからエン
ド命令までを高速で実行する（命令実行手段の動作）。
これにより、各命令の実行結果に従って入出カメモリ４
の出力データが書換えられるとともに、上述した出力禁
止フラグＦＯの状態も決定される。次のステップ１０４
で出力禁止フラグＦＯがセットされているかりセットさ
れているのかを判断する。
の出力データが書換えられるとともに、上述した出力禁
止フラグＦＯの状態も決定される。次のステップ１０４
で出力禁止フラグＦＯがセットされているかりセットさ
れているのかを判断する。
出力禁止フラグＦＯがリセットされているのは、制御出
力を禁止しない正常な動作を行なうことを意味し、この
場合はステップ１０５に進み、入出カメモリ４の出力デ
ータを出力！ｉ！１１１３に供給して外部出力信号とし
て出力する（出力更新手段の動作）１次のステップ１０
７では、バッテリ異常検出ａｌＩ７の出力をチェックし
、異常があるか否かを判断する。異常である場合、ステ
ップ１０８で異常フラグＦ１を、セットし、異常でない
場合はステップ１０９で異常フラグＦ１をリセットする
。
力を禁止しない正常な動作を行なうことを意味し、この
場合はステップ１０５に進み、入出カメモリ４の出力デ
ータを出力！ｉ！１１１３に供給して外部出力信号とし
て出力する（出力更新手段の動作）１次のステップ１０
７では、バッテリ異常検出ａｌＩ７の出力をチェックし
、異常があるか否かを判断する。異常である場合、ステ
ップ１０８で異常フラグＦ１を、セットし、異常でない
場合はステップ１０９で異常フラグＦ１をリセットする
。
続くステップ１１０ではｍ度異常検出ｌ１ｌｌＩ８の出
力をチェックし、異常であるか否かを判断する。
力をチェックし、異常であるか否かを判断する。
異常である場合ステップ１１１で異常フラグＦ２をセッ
トし、異常でない場合はステップ１１２で異常フラグＦ
２をリセットする。続くステップ１１３ではモニタ表示
や図示していないプログラムコンソールからの入力受付
処理等の各種のＯ８処理を行ない、その慢ステップ１０
１に戻る１以上のステップ１０１か５１１３までが高速
に繰り返し実行される訳である。その実行過程で、制御
対象−一の制御状態の通行に伴って入出力データが素化
していき、また異常検出！！！１７．８にて異常が検出
されると異常フラグＦ１．Ｆ２がセットされる。そして
、例えば第２図のように出力禁止フラグＦＯの駆動条件
をユーザ側にて設定しであるとすると、温度異常フラグ
Ｆ２がセットされた場合に出力禁止フラグＦＯがセット
される他、バッテリ異常フラグＦ１がセットされ、かつ
外部入力信号■１がオンしたときの出力禁止フラグＦＯ
がセットされる。出力禁止フラグＦＯがセットされると
、上記ステップ１０４にてＹＥＳと判定されて、ステッ
プ１０５の出力更新動作は行なわずに、ステップ１０６
に進み、このステップ１０６にて出力回路３から導出さ
れている全ての外部出力信号をオフにする。そしてステ
ップ１０７側へ進む。
トし、異常でない場合はステップ１１２で異常フラグＦ
２をリセットする。続くステップ１１３ではモニタ表示
や図示していないプログラムコンソールからの入力受付
処理等の各種のＯ８処理を行ない、その慢ステップ１０
１に戻る１以上のステップ１０１か５１１３までが高速
に繰り返し実行される訳である。その実行過程で、制御
対象−一の制御状態の通行に伴って入出力データが素化
していき、また異常検出！！！１７．８にて異常が検出
されると異常フラグＦ１．Ｆ２がセットされる。そして
、例えば第２図のように出力禁止フラグＦＯの駆動条件
をユーザ側にて設定しであるとすると、温度異常フラグ
Ｆ２がセットされた場合に出力禁止フラグＦＯがセット
される他、バッテリ異常フラグＦ１がセットされ、かつ
外部入力信号■１がオンしたときの出力禁止フラグＦＯ
がセットされる。出力禁止フラグＦＯがセットされると
、上記ステップ１０４にてＹＥＳと判定されて、ステッ
プ１０５の出力更新動作は行なわずに、ステップ１０６
に進み、このステップ１０６にて出力回路３から導出さ
れている全ての外部出力信号をオフにする。そしてステ
ップ１０７側へ進む。
このように、異常検出１１ｍ１７または８によって異常
が検出されたときに無条件に出力を禁止するのではなく
、異常検出１１１１７．８’の出力信号とその倫の任意
の入出力データとの任意の組合せ論理状態が生じたとき
に、出力禁止をするように使用者側の立場で設定するこ
とができるのである。
が検出されたときに無条件に出力を禁止するのではなく
、異常検出１１１１７．８’の出力信号とその倫の任意
の入出力データとの任意の組合せ論理状態が生じたとき
に、出力禁止をするように使用者側の立場で設定するこ
とができるのである。
なお、上記の実施例における異常診断手段はバッテリ異
常検出！！１１７とｍ＊異常検出回路８の２つであった
が、本発明はこれに限定されるものではなく、その他の
各種回路上の異常を検出する内部診断機能を例えばＣＰ
Ｕ５に持たせ、それら各異常に対応して異常フラグを設
定し、これら全て一〇− の異常フラグを出力禁止フラグＦＯの駆動条件として利
用できるよ・うにすることができる。
常検出！！１１７とｍ＊異常検出回路８の２つであった
が、本発明はこれに限定されるものではなく、その他の
各種回路上の異常を検出する内部診断機能を例えばＣＰ
Ｕ５に持たせ、それら各異常に対応して異常フラグを設
定し、これら全て一〇− の異常フラグを出力禁止フラグＦＯの駆動条件として利
用できるよ・うにすることができる。
また上記実施例では、出力禁止態様として全ての外部出
力信号をオフにするようにしていたが、本発明はこれに
限定すれるものではなく、出力禁止フラ、グがセットさ
れる直前の出力状態を帷持するようにしたり、あるいは
予め設定しである特定の出カバターンを出りするように
構成することもできる。
力信号をオフにするようにしていたが、本発明はこれに
限定すれるものではなく、出力禁止フラ、グがセットさ
れる直前の出力状態を帷持するようにしたり、あるいは
予め設定しである特定の出カバターンを出りするように
構成することもできる。
以上詳輻に説明したように、この発明に係るプログラマ
ブル・コントローラにあっては、どのような異常状態が
検出され、かつどのような−御状態であるときに、出力
禁止態様にするかを、使用者側の立場で使用態様に見合
った条件設定をすることができ、従来のものに比べて格
段に使い勝手が良く、使用者側の種々の要求に対応でき
るようになる。
ブル・コントローラにあっては、どのような異常状態が
検出され、かつどのような−御状態であるときに、出力
禁止態様にするかを、使用者側の立場で使用態様に見合
った条件設定をすることができ、従来のものに比べて格
段に使い勝手が良く、使用者側の種々の要求に対応でき
るようになる。
第１図は本発明に係るプログラマブル・コントローラの
概略構成を示すブロック図、第２図は出１０− 力禁止にするための条件設定プログラムの一例を示す図
、第３図は上記プログラマブル・コントローラのｍ−動
作を示すフローチャートである。 １−−−−−ユーザ１０グラムメモリ ２−・−人力回路 ３・・・・・・出１ｇ１ｍ ４−・−人出力メモリ ｓ −−−ｃ ｐ ｕ ６・−一ワーキングメモリ ７・−一バッテリ異常検出ｌ１ｌＩ ８−−−１１直異常検出ａｍ ＦＯ−一出力禁止フラグ Ｆｌ、Ｆ２−・−異常フラグ 特許出願人 立石電−株式会祉 １１− 第１図 第２図 第
概略構成を示すブロック図、第２図は出１０− 力禁止にするための条件設定プログラムの一例を示す図
、第３図は上記プログラマブル・コントローラのｍ−動
作を示すフローチャートである。 １−−−−−ユーザ１０グラムメモリ ２−・−人力回路 ３・・・・・・出１ｇ１ｍ ４−・−人出力メモリ ｓ −−−ｃ ｐ ｕ ６・−一ワーキングメモリ ７・−一バッテリ異常検出ｌ１ｌＩ ８−−−１１直異常検出ａｍ ＦＯ−一出力禁止フラグ Ｆｌ、Ｆ２−・−異常フラグ 特許出願人 立石電−株式会祉 １１− 第１図 第２図 第
Claims (1)
- （１）ユーザプログラムが格納されるユーザプログラム
メモリと、外部入力信号が与えられる入力ａｉｍと、外
部出力信号を送出する出力回路と、上記入力目−および
出力回路に対応した入出力データのバッファメモリとな
る入出カメモリと、上記ユーザプログラムメモリの各命
令を順次高速に実行し、上記入出カメモリのデータに基
づいて演算処理をし、その処＊ｍｍで上記入出カメモリ
の出力データを書換える命令実行手段と、上記入力ｌ譲
の入力データを上記入出カメモリの所定エリアに書込む
入力！新手段と、上記入出カメモリの所定エリアの出力
データを上記出力回路にセットする出力更新手段とを有
するプログラマブル・コントローラにおいて、装置内部
の異常を検出する複徽犠晴の異常診断手段と、各−當診
断手段に対応して設定され、その診断結果に応じてセッ
トまたはリセットされる複数の興當スラッと、上記命令
実行手段の動作中において、ユーザプログラムの一部と
して上記ユーザプログラムメモリに任意に設定された命
令を実行することにより、上記異常フラグおよび任意の
入出力データー〇任意の論理演算の、結果でもってセッ
トまたはリセットされる出力禁止フラグと、この出力制
止フラグの状態に応じて上記出力更新手段の一部を禁止
して所定の出力状態にする出力更新手段とを−えたこと
を特徴とするプログラマブル・コントローラ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132495A JPS6034132B2 (ja) | 1981-08-24 | 1981-08-24 | プログラマブル・コントロ−ラ |
| GB08223840A GB2104685B (en) | 1981-08-24 | 1982-08-18 | Programmable controller |
| DE19823231419 DE3231419A1 (de) | 1981-08-24 | 1982-08-24 | Programmierbare steuereinrichtung |
| US06/898,898 US4725976A (en) | 1981-08-24 | 1986-08-21 | Programmable controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132495A JPS6034132B2 (ja) | 1981-08-24 | 1981-08-24 | プログラマブル・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833758A true JPS5833758A (ja) | 1983-02-28 |
| JPS6034132B2 JPS6034132B2 (ja) | 1985-08-07 |
Family
ID=15082704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132495A Expired JPS6034132B2 (ja) | 1981-08-24 | 1981-08-24 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034132B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6345602A (ja) * | 1986-08-12 | 1988-02-26 | Fujitsu Ten Ltd | 電子式エンジン制御装置 |
| JPH0280807U (ja) * | 1989-10-16 | 1990-06-21 | ||
| JPH075957A (ja) * | 1993-12-27 | 1995-01-10 | Seiko Epson Corp | 情報処理装置 |
-
1981
- 1981-08-24 JP JP56132495A patent/JPS6034132B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6345602A (ja) * | 1986-08-12 | 1988-02-26 | Fujitsu Ten Ltd | 電子式エンジン制御装置 |
| JPH0280807U (ja) * | 1989-10-16 | 1990-06-21 | ||
| JPH075957A (ja) * | 1993-12-27 | 1995-01-10 | Seiko Epson Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6034132B2 (ja) | 1985-08-07 |
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