JPH01154248A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPH01154248A JPH01154248A JP62313531A JP31353187A JPH01154248A JP H01154248 A JPH01154248 A JP H01154248A JP 62313531 A JP62313531 A JP 62313531A JP 31353187 A JP31353187 A JP 31353187A JP H01154248 A JPH01154248 A JP H01154248A
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- 238000012360 testing method Methods 0.000 claims abstract description 46
- 238000003780 insertion Methods 0.000 description 9
- 230000037431 insertion Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 230000015654 memory Effects 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明達論理集積回路に関し、特に読出し専用メモリ(
以下ROMと称する)を内蔵したシングルチップ・マイ
クロコンピュータのテスト回路を有する論理集積回路に
関する。
以下ROMと称する)を内蔵したシングルチップ・マイ
クロコンピュータのテスト回路を有する論理集積回路に
関する。
最近のマイクロコンピュータの大規模化に伴ない、その
自己テスト時間の短縮化が必要となってきた。
自己テスト時間の短縮化が必要となってきた。
一般に、内部にプログラムROMを持ち、そのROMの
インストラクション・データに基づく動作を実行するシ
ングルチップ・マイクロコンピュータは、論理集積回路
内部のファンクションテストを可能とするため、通常は
次の二つの自己テスト・モードを持っている。
インストラクション・データに基づく動作を実行するシ
ングルチップ・マイクロコンピュータは、論理集積回路
内部のファンクションテストを可能とするため、通常は
次の二つの自己テスト・モードを持っている。
(1) インストラクション挿入モード、汎用入出力
兼用端子を介して、外部のインストラクション・データ
を取込み実行して、内部回路のファンクション動作の確
認をする。
兼用端子を介して、外部のインストラクション・データ
を取込み実行して、内部回路のファンクション動作の確
認をする。
(2) ROMダンプモード、
汎用の入出力兼用端子を介して、内蔵するプログラムR
OMの内容を出力させることにより、プログラノ、RO
Mの記憶データの確認をする。
OMの内容を出力させることにより、プログラノ、RO
Mの記憶データの確認をする。
第3図は従来の論理集積回路の一例のブロック図である
。
。
マイクロコンピュータ1bは、プログラムROM5の出
力するプログラムROM・データDPRを入力する出力
選択回路3oと、その“O″側から出力されるROM・
データDPR及び外部インストラクション・データD+
を入力しそのうちの一方のインストラクション・レジス
タ6に供給する入力選別回路31と、入力にインストラ
クション挿入モード設定端TTF及びROMダンプモー
ド設定端TTRを有しインバータ9とNAND回路10
を介して入力制御端TI及び出力制御端T。
力するプログラムROM・データDPRを入力する出力
選択回路3oと、その“O″側から出力されるROM・
データDPR及び外部インストラクション・データD+
を入力しそのうちの一方のインストラクション・レジス
タ6に供給する入力選別回路31と、入力にインストラ
クション挿入モード設定端TTF及びROMダンプモー
ド設定端TTRを有しインバータ9とNAND回路10
を介して入力制御端TI及び出力制御端T。
を出力に有するテストモード設定部4bと、データバス
DBに接続するALU2及びRAMIIとを含んで構成
されている。
DBに接続するALU2及びRAMIIとを含んで構成
されている。
次に、各テストモード設定時の回路動作を説明する。
第1のインストラクション挿入モード設定時は、インス
トラクション挿入モード設定端TTFに゛1°゛レベル
のインストラクション挿入モード信号STFを与え、R
OMダンプモード設定信号STRが“0レベルであると
、内部のインバータ9及びNAND回路10の論理演算
により、入力制御端TIのみが“1″レベルとなり外部
インストラクション・データDIが入力選別回路3Iを
通ってインストラクション・レジスタ6に読込まれる。
トラクション挿入モード設定端TTFに゛1°゛レベル
のインストラクション挿入モード信号STFを与え、R
OMダンプモード設定信号STRが“0レベルであると
、内部のインバータ9及びNAND回路10の論理演算
により、入力制御端TIのみが“1″レベルとなり外部
インストラクション・データDIが入力選別回路3Iを
通ってインストラクション・レジスタ6に読込まれる。
第2のROMダンブモーヅ設定時は、ROMダンプモー
ド設定端T T Rに“1′°レベルのROMダンプモ
ード設定信号STRを与えると、入力制御端T。にその
信号STRが供給され出力選択回路3oの一方の出力端
からプログラムROM出力端TPRにプログラムROM
データDPRが出力する。
ド設定端T T Rに“1′°レベルのROMダンプモ
ード設定信号STRを与えると、入力制御端T。にその
信号STRが供給され出力選択回路3oの一方の出力端
からプログラムROM出力端TPRにプログラムROM
データDPRが出力する。
この回路ではテストモード設定部の論理演算による入出
力選択回路の動作で、外部インストラクション・データ
D+のインストラクション・レジスタの読込時は、プロ
グラムROM9のプログラムROMデータDPRは通釈
回路3oにより非選択となってプログラム出力端TPR
に出力されない。
力選択回路の動作で、外部インストラクション・データ
D+のインストラクション・レジスタの読込時は、プロ
グラムROM9のプログラムROMデータDPRは通釈
回路3oにより非選択となってプログラム出力端TPR
に出力されない。
またROMダンプモードでは、内蔵のプログラムROM
9のデータ確認テストを行なうので、インストラクショ
ン・デコーダ7の動作が禁止されていた。
9のデータ確認テストを行なうので、インストラクショ
ン・デコーダ7の動作が禁止されていた。
上述した従来の論理集積回路は、ファンクションの自己
テストモードにおいて、外部インストラクション・デー
タによるファンクション動作の確認テストを行なうイン
ストラクション挿入モードと、内蔵のプログラムROM
データを確認するROMダンプ・モードとがそれぞれ独
立したモードとなっているので、外部命令により動作を
確認している時に、通常プログラムROMデータ出力は
、インストラクション・レジスタから切り離されていて
、仮に前記ROMアドレスを決定するプログラム・カウ
ンタが途中で誤動作を起こしても確認が難しく、また確
認する手段はあっても、サブルーチン・コール命令等に
よりメモリに退避されたアドレス値を汎用出力端子に出
力して確認するという繁雑な手法を用いなければならな
いという問題があった。
テストモードにおいて、外部インストラクション・デー
タによるファンクション動作の確認テストを行なうイン
ストラクション挿入モードと、内蔵のプログラムROM
データを確認するROMダンプ・モードとがそれぞれ独
立したモードとなっているので、外部命令により動作を
確認している時に、通常プログラムROMデータ出力は
、インストラクション・レジスタから切り離されていて
、仮に前記ROMアドレスを決定するプログラム・カウ
ンタが途中で誤動作を起こしても確認が難しく、また確
認する手段はあっても、サブルーチン・コール命令等に
よりメモリに退避されたアドレス値を汎用出力端子に出
力して確認するという繁雑な手法を用いなければならな
いという問題があった。
本発明の目的は、外部インストラクション挿入モードと
同時にROMダンプモードとなる試験回路を有する論理
集積回路を提供することにある。
同時にROMダンプモードとなる試験回路を有する論理
集積回路を提供することにある。
本発明の論理集積回路は、プログラムROMの出力デー
タを入力し二つの出力端のいずれか一つに選択出力する
出力選択回路と、該出力選択回路の一方の出力データ及
び外部インストラクションデータを二つの入力端に入力
して出力端が前記二つのデータの一つの選択してインス
トラクション・レジスタに供給する入力選択回路と、少
なくとも1つのテストモード設定端にテストモード設定
信号を入力し前記入力及び出力選択回路に対応する入力
及び出力制御端に前記テストモード設定信号を供給する
テストモード設定部とを有し、通常動作モード時には前
記プログラムROMのインストラクション・データによ
り動作し、自己テストモード動作時には前記テストモー
ド設定信号により前記外部インストラクション・データ
により動作する論理集積回路において、前記テストモー
ド設定信号が前記入力及び出力制御端に供給されて、前
記出力選択回路を介して前記プログラムROMデータを
外部に出力すると共に前記入力選択回路を介して前記外
部インストラクション・データをインストラクション・
レジスタへ入力して構成されている。
タを入力し二つの出力端のいずれか一つに選択出力する
出力選択回路と、該出力選択回路の一方の出力データ及
び外部インストラクションデータを二つの入力端に入力
して出力端が前記二つのデータの一つの選択してインス
トラクション・レジスタに供給する入力選択回路と、少
なくとも1つのテストモード設定端にテストモード設定
信号を入力し前記入力及び出力選択回路に対応する入力
及び出力制御端に前記テストモード設定信号を供給する
テストモード設定部とを有し、通常動作モード時には前
記プログラムROMのインストラクション・データによ
り動作し、自己テストモード動作時には前記テストモー
ド設定信号により前記外部インストラクション・データ
により動作する論理集積回路において、前記テストモー
ド設定信号が前記入力及び出力制御端に供給されて、前
記出力選択回路を介して前記プログラムROMデータを
外部に出力すると共に前記入力選択回路を介して前記外
部インストラクション・データをインストラクション・
レジスタへ入力して構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の第1の実施例のブロック図である。
マイクロコンピュータ1は、テストモード設定部4が第
3図のテストモート設定部4bと異る点以外は従来のマ
イクロコンピュータ1bと同一である。
3図のテストモート設定部4bと異る点以外は従来のマ
イクロコンピュータ1bと同一である。
テストモード設定部4は、テストモード設定端TTと入
及び出力制御端TI及びToとそれらを共通に接続する
配線11とを有している。
及び出力制御端TI及びToとそれらを共通に接続する
配線11とを有している。
次に、動作を説明する。
テストモード設定信号STが“1′ルベルの場合に、入
及び出力選択回路3I及び3oの“1″側が動作し、外
部インストラクション・データ入力端TIから外部イン
ストラクション・データD+が選択され、インストラク
ション・レジスタ6に読込まれると同時にプログラムR
OMデータDPRはプログラムROM出力端TPRに供
給される。
及び出力選択回路3I及び3oの“1″側が動作し、外
部インストラクション・データ入力端TIから外部イン
ストラクション・データD+が選択され、インストラク
ション・レジスタ6に読込まれると同時にプログラムR
OMデータDPRはプログラムROM出力端TPRに供
給される。
逆にこのテストモード設定信号S丁が“0゛ルベルの場
合は、出刃先端回路3oの“°0”側の出力端からプロ
グラムROMデータ[)pytが入力選択回路31 “
0′″側を介してインストラクション・レジスタ6に読
込まれる。
合は、出刃先端回路3oの“°0”側の出力端からプロ
グラムROMデータ[)pytが入力選択回路31 “
0′″側を介してインストラクション・レジスタ6に読
込まれる。
従って、マイクロコンビイータ1は、インストラクショ
ン・レジスタ6のデータ信号でインストラクションデコ
ーダ7が動作するという通常使用モードとなる。
ン・レジスタ6のデータ信号でインストラクションデコ
ーダ7が動作するという通常使用モードとなる。
ここで、マイクロコンピュータ1の自己テストモード時
に、外部インストラクション・データにD!によりファ
ンクション動作の確認テストを実行している際中に、常
時プログラム・カウンタ8のアドレスに対応したプログ
ラムROM5のプログラムROMデータDPRをプログ
ラムROMデータ端にTPRに出力する事で、間接的で
あるがプログラム・カウンタ8の動作確認テストも可能
となる。
に、外部インストラクション・データにD!によりファ
ンクション動作の確認テストを実行している際中に、常
時プログラム・カウンタ8のアドレスに対応したプログ
ラムROM5のプログラムROMデータDPRをプログ
ラムROMデータ端にTPRに出力する事で、間接的で
あるがプログラム・カウンタ8の動作確認テストも可能
となる。
第2図は本発明の第2の実施例のブロック図である。
マイクロコンピュータ1aは、テストモード設定部4.
が第1図のテストモード設定部4と異る点以外は第1の
実施例のマイクロコンピュータ1と同一である。
が第1図のテストモード設定部4と異る点以外は第1の
実施例のマイクロコンピュータ1と同一である。
テストモード設定部4.は、インストラクション挿入モ
ード設定端TTF及びROMダンプテストモード設定端
TTRの二つの入力端、それに対応する入力制御端T+
及び出力制御端T。とを配線e2及びe3で接続してい
る。
ード設定端TTF及びROMダンプテストモード設定端
TTRの二つの入力端、それに対応する入力制御端T+
及び出力制御端T。とを配線e2及びe3で接続してい
る。
二つのj−ド設定端TTF及びTTRを同時に“1″レ
ベルとする事で、外部インストラクション・データD1
によるテストを実行しながら内部プログラムROM・デ
ータDPRをプログラムROM出力端TPHに出力して
、内部プログラム・カウンタ8の動作確認を間接的に行
なう事も互に独立に可能となる。
ベルとする事で、外部インストラクション・データD1
によるテストを実行しながら内部プログラムROM・デ
ータDPRをプログラムROM出力端TPHに出力して
、内部プログラム・カウンタ8の動作確認を間接的に行
なう事も互に独立に可能となる。
以上説明したように本発明は、論理集積回路の自己テス
トモードにおいて、外部インストラクション・データに
よる内部のファンクション動作確認テストの際、同時に
内蔵プログラムROMのデータ内容を外部端子に出力す
ることにより、常にプログラム・カウンタの動作を間接
的に確認でき、マイクロコンピュータの試験が容易に行
える効果がある。
トモードにおいて、外部インストラクション・データに
よる内部のファンクション動作確認テストの際、同時に
内蔵プログラムROMのデータ内容を外部端子に出力す
ることにより、常にプログラム・カウンタの動作を間接
的に確認でき、マイクロコンピュータの試験が容易に行
える効果がある。
第1図は本発明の第1の実施例のブロック図、第2図は
1本発明の第2の実施例のブロック図、第3図は従来の
論理集積回路の一例のブロック図である。 1.1a・・・マイクロコンピュータ、3I・・・入力
選択回路、3o・・・出力選択回路、4及び41・・・
テストモード設定部、5・・・プログラムROM、6・
・・インストラクション・レジスタ、D+・・・外部イ
ンストラクション・データ、DPR・・・プログラムR
OM・データ、8丁・・・テストモード設定信号、T1
・・・入力制御端、To・・・出力制御端、TI・・・
外部インストラクション・データ入力端、TPR・・・
プログラムROM出力端、TT・・・テストモード設定
端、TTF・・・インストラクション挿入モード設定端
、TTR・・・ROMダンプモード設定端。
1本発明の第2の実施例のブロック図、第3図は従来の
論理集積回路の一例のブロック図である。 1.1a・・・マイクロコンピュータ、3I・・・入力
選択回路、3o・・・出力選択回路、4及び41・・・
テストモード設定部、5・・・プログラムROM、6・
・・インストラクション・レジスタ、D+・・・外部イ
ンストラクション・データ、DPR・・・プログラムR
OM・データ、8丁・・・テストモード設定信号、T1
・・・入力制御端、To・・・出力制御端、TI・・・
外部インストラクション・データ入力端、TPR・・・
プログラムROM出力端、TT・・・テストモード設定
端、TTF・・・インストラクション挿入モード設定端
、TTR・・・ROMダンプモード設定端。
Claims (1)
- プログラムROMの出力データを入力し二つの出力端
のいずれか一つに選択出力する出力選択回路と、該出力
選択回路の一方の出力データ及び外部インストラクショ
ンデータを二つの入力端に入力して出力端が前記二つの
データの一つを選択してインストラクション・レジスタ
に供給する入力選択回路と、少なくとも1つのテストモ
ード設定端にテストモード設定信号を入力し前記入力及
び出力選択回路に対応する入力及び出力制御端に前記テ
ストモード設定信号を供給するテストモード設定部とを
有し、通常動作モード時には前記プログラムROMのイ
ンストラクション・データにより動作し、自己テストモ
ード動作時には前記テストモード設定信号により前記外
部インストラクション・データにより動作する論理集積
回路において、前記テストモード設定信号が前記入力及
び出力制御端に供給されて、前記出力選択回路を介して
前記プログラムROMデータを外部に出力すると共に前
記入力選択回路を介して前記外部インストラクション・
データをインストラクション・レジスタへ入力すること
を特徴とする論理集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62313531A JPH01154248A (ja) | 1987-12-10 | 1987-12-10 | 論理集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62313531A JPH01154248A (ja) | 1987-12-10 | 1987-12-10 | 論理集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01154248A true JPH01154248A (ja) | 1989-06-16 |
Family
ID=18042436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62313531A Pending JPH01154248A (ja) | 1987-12-10 | 1987-12-10 | 論理集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01154248A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05181696A (ja) * | 1991-12-26 | 1993-07-23 | Nec Corp | マイクロコンピュータシステム |
US5872792A (en) * | 1996-09-13 | 1999-02-16 | Oki Electric Industry Co., Ltd. | Microcomputer |
-
1987
- 1987-12-10 JP JP62313531A patent/JPH01154248A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05181696A (ja) * | 1991-12-26 | 1993-07-23 | Nec Corp | マイクロコンピュータシステム |
US5872792A (en) * | 1996-09-13 | 1999-02-16 | Oki Electric Industry Co., Ltd. | Microcomputer |
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