JPH01154248A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPH01154248A JPH01154248A JP62313531A JP31353187A JPH01154248A JP H01154248 A JPH01154248 A JP H01154248A JP 62313531 A JP62313531 A JP 62313531A JP 31353187 A JP31353187 A JP 31353187A JP H01154248 A JPH01154248 A JP H01154248A
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- 238000012360 testing method Methods 0.000 claims abstract description 46
- 238000003780 insertion Methods 0.000 description 9
- 230000037431 insertion Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 230000015654 memory Effects 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明達論理集積回路に関し、特に読出し専用メモリ（
以下ＲＯＭと称する）を内蔵したシングルチップ・マイ
クロコンピュータのテスト回路を有する論理集積回路に
関する。
以下ＲＯＭと称する）を内蔵したシングルチップ・マイ
クロコンピュータのテスト回路を有する論理集積回路に
関する。
最近のマイクロコンピュータの大規模化に伴ない、その
自己テスト時間の短縮化が必要となってきた。
自己テスト時間の短縮化が必要となってきた。
一般に、内部にプログラムＲＯＭを持ち、そのＲＯＭの
インストラクション・データに基づく動作を実行するシ
ングルチップ・マイクロコンピュータは、論理集積回路
内部のファンクションテストを可能とするため、通常は
次の二つの自己テスト・モードを持っている。
インストラクション・データに基づく動作を実行するシ
ングルチップ・マイクロコンピュータは、論理集積回路
内部のファンクションテストを可能とするため、通常は
次の二つの自己テスト・モードを持っている。
（１） インストラクション挿入モード、汎用入出力
兼用端子を介して、外部のインストラクション・データ
を取込み実行して、内部回路のファンクション動作の確
認をする。
兼用端子を介して、外部のインストラクション・データ
を取込み実行して、内部回路のファンクション動作の確
認をする。
（２） ＲＯＭダンプモード、
汎用の入出力兼用端子を介して、内蔵するプログラムＲ
ＯＭの内容を出力させることにより、プログラノ、ＲＯ
Ｍの記憶データの確認をする。
ＯＭの内容を出力させることにより、プログラノ、ＲＯ
Ｍの記憶データの確認をする。
第３図は従来の論理集積回路の一例のブロック図である
。
。
マイクロコンピュータ１ｂは、プログラムＲＯＭ５の出
力するプログラムＲＯＭ・データＤＰＲを入力する出力
選択回路３ｏと、その“Ｏ″側から出力されるＲＯＭ・
データＤＰＲ及び外部インストラクション・データＤ＋
を入力しそのうちの一方のインストラクション・レジス
タ６に供給する入力選別回路３１と、入力にインストラ
クション挿入モード設定端ＴＴＦ及びＲＯＭダンプモー
ド設定端ＴＴＲを有しインバータ９とＮＡＮＤ回路１０
を介して入力制御端ＴＩ及び出力制御端Ｔ。
力するプログラムＲＯＭ・データＤＰＲを入力する出力
選択回路３ｏと、その“Ｏ″側から出力されるＲＯＭ・
データＤＰＲ及び外部インストラクション・データＤ＋
を入力しそのうちの一方のインストラクション・レジス
タ６に供給する入力選別回路３１と、入力にインストラ
クション挿入モード設定端ＴＴＦ及びＲＯＭダンプモー
ド設定端ＴＴＲを有しインバータ９とＮＡＮＤ回路１０
を介して入力制御端ＴＩ及び出力制御端Ｔ。
を出力に有するテストモード設定部４ｂと、データバス
ＤＢに接続するＡＬＵ２及びＲＡＭＩＩとを含んで構成
されている。
ＤＢに接続するＡＬＵ２及びＲＡＭＩＩとを含んで構成
されている。
次に、各テストモード設定時の回路動作を説明する。
第１のインストラクション挿入モード設定時は、インス
トラクション挿入モード設定端ＴＴＦに゛１°゛レベル
のインストラクション挿入モード信号ＳＴＦを与え、Ｒ
ＯＭダンプモード設定信号ＳＴＲが“０レベルであると
、内部のインバータ９及びＮＡＮＤ回路１０の論理演算
により、入力制御端ＴＩのみが“１″レベルとなり外部
インストラクション・データＤＩが入力選別回路３Ｉを
通ってインストラクション・レジスタ６に読込まれる。
トラクション挿入モード設定端ＴＴＦに゛１°゛レベル
のインストラクション挿入モード信号ＳＴＦを与え、Ｒ
ＯＭダンプモード設定信号ＳＴＲが“０レベルであると
、内部のインバータ９及びＮＡＮＤ回路１０の論理演算
により、入力制御端ＴＩのみが“１″レベルとなり外部
インストラクション・データＤＩが入力選別回路３Ｉを
通ってインストラクション・レジスタ６に読込まれる。
第２のＲＯＭダンブモーヅ設定時は、ＲＯＭダンプモー
ド設定端Ｔ Ｔ Ｒに“１′°レベルのＲＯＭダンプモ
ード設定信号ＳＴＲを与えると、入力制御端Ｔ。にその
信号ＳＴＲが供給され出力選択回路３ｏの一方の出力端
からプログラムＲＯＭ出力端ＴＰＲにプログラムＲＯＭ
データＤＰＲが出力する。
ド設定端Ｔ Ｔ Ｒに“１′°レベルのＲＯＭダンプモ
ード設定信号ＳＴＲを与えると、入力制御端Ｔ。にその
信号ＳＴＲが供給され出力選択回路３ｏの一方の出力端
からプログラムＲＯＭ出力端ＴＰＲにプログラムＲＯＭ
データＤＰＲが出力する。
この回路ではテストモード設定部の論理演算による入出
力選択回路の動作で、外部インストラクション・データ
Ｄ＋のインストラクション・レジスタの読込時は、プロ
グラムＲＯＭ９のプログラムＲＯＭデータＤＰＲは通釈
回路３ｏにより非選択となってプログラム出力端ＴＰＲ
に出力されない。
力選択回路の動作で、外部インストラクション・データ
Ｄ＋のインストラクション・レジスタの読込時は、プロ
グラムＲＯＭ９のプログラムＲＯＭデータＤＰＲは通釈
回路３ｏにより非選択となってプログラム出力端ＴＰＲ
に出力されない。
またＲＯＭダンプモードでは、内蔵のプログラムＲＯＭ
９のデータ確認テストを行なうので、インストラクショ
ン・デコーダ７の動作が禁止されていた。
９のデータ確認テストを行なうので、インストラクショ
ン・デコーダ７の動作が禁止されていた。
上述した従来の論理集積回路は、ファンクションの自己
テストモードにおいて、外部インストラクション・デー
タによるファンクション動作の確認テストを行なうイン
ストラクション挿入モードと、内蔵のプログラムＲＯＭ
データを確認するＲＯＭダンプ・モードとがそれぞれ独
立したモードとなっているので、外部命令により動作を
確認している時に、通常プログラムＲＯＭデータ出力は
、インストラクション・レジスタから切り離されていて
、仮に前記ＲＯＭアドレスを決定するプログラム・カウ
ンタが途中で誤動作を起こしても確認が難しく、また確
認する手段はあっても、サブルーチン・コール命令等に
よりメモリに退避されたアドレス値を汎用出力端子に出
力して確認するという繁雑な手法を用いなければならな
いという問題があった。
テストモードにおいて、外部インストラクション・デー
タによるファンクション動作の確認テストを行なうイン
ストラクション挿入モードと、内蔵のプログラムＲＯＭ
データを確認するＲＯＭダンプ・モードとがそれぞれ独
立したモードとなっているので、外部命令により動作を
確認している時に、通常プログラムＲＯＭデータ出力は
、インストラクション・レジスタから切り離されていて
、仮に前記ＲＯＭアドレスを決定するプログラム・カウ
ンタが途中で誤動作を起こしても確認が難しく、また確
認する手段はあっても、サブルーチン・コール命令等に
よりメモリに退避されたアドレス値を汎用出力端子に出
力して確認するという繁雑な手法を用いなければならな
いという問題があった。
本発明の目的は、外部インストラクション挿入モードと
同時にＲＯＭダンプモードとなる試験回路を有する論理
集積回路を提供することにある。
同時にＲＯＭダンプモードとなる試験回路を有する論理
集積回路を提供することにある。
本発明の論理集積回路は、プログラムＲＯＭの出力デー
タを入力し二つの出力端のいずれか一つに選択出力する
出力選択回路と、該出力選択回路の一方の出力データ及
び外部インストラクションデータを二つの入力端に入力
して出力端が前記二つのデータの一つの選択してインス
トラクション・レジスタに供給する入力選択回路と、少
なくとも１つのテストモード設定端にテストモード設定
信号を入力し前記入力及び出力選択回路に対応する入力
及び出力制御端に前記テストモード設定信号を供給する
テストモード設定部とを有し、通常動作モード時には前
記プログラムＲＯＭのインストラクション・データによ
り動作し、自己テストモード動作時には前記テストモー
ド設定信号により前記外部インストラクション・データ
により動作する論理集積回路において、前記テストモー
ド設定信号が前記入力及び出力制御端に供給されて、前
記出力選択回路を介して前記プログラムＲＯＭデータを
外部に出力すると共に前記入力選択回路を介して前記外
部インストラクション・データをインストラクション・
レジスタへ入力して構成されている。
タを入力し二つの出力端のいずれか一つに選択出力する
出力選択回路と、該出力選択回路の一方の出力データ及
び外部インストラクションデータを二つの入力端に入力
して出力端が前記二つのデータの一つの選択してインス
トラクション・レジスタに供給する入力選択回路と、少
なくとも１つのテストモード設定端にテストモード設定
信号を入力し前記入力及び出力選択回路に対応する入力
及び出力制御端に前記テストモード設定信号を供給する
テストモード設定部とを有し、通常動作モード時には前
記プログラムＲＯＭのインストラクション・データによ
り動作し、自己テストモード動作時には前記テストモー
ド設定信号により前記外部インストラクション・データ
により動作する論理集積回路において、前記テストモー
ド設定信号が前記入力及び出力制御端に供給されて、前
記出力選択回路を介して前記プログラムＲＯＭデータを
外部に出力すると共に前記入力選択回路を介して前記外
部インストラクション・データをインストラクション・
レジスタへ入力して構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例のブロック図である。
マイクロコンピュータ１は、テストモード設定部４が第
３図のテストモート設定部４ｂと異る点以外は従来のマ
イクロコンピュータ１ｂと同一である。
３図のテストモート設定部４ｂと異る点以外は従来のマ
イクロコンピュータ１ｂと同一である。
テストモード設定部４は、テストモード設定端ＴＴと入
及び出力制御端ＴＩ及びＴｏとそれらを共通に接続する
配線１１とを有している。
及び出力制御端ＴＩ及びＴｏとそれらを共通に接続する
配線１１とを有している。
次に、動作を説明する。
テストモード設定信号ＳＴが“１′ルベルの場合に、入
及び出力選択回路３Ｉ及び３ｏの“１″側が動作し、外
部インストラクション・データ入力端ＴＩから外部イン
ストラクション・データＤ＋が選択され、インストラク
ション・レジスタ６に読込まれると同時にプログラムＲ
ＯＭデータＤＰＲはプログラムＲＯＭ出力端ＴＰＲに供
給される。
及び出力選択回路３Ｉ及び３ｏの“１″側が動作し、外
部インストラクション・データ入力端ＴＩから外部イン
ストラクション・データＤ＋が選択され、インストラク
ション・レジスタ６に読込まれると同時にプログラムＲ
ＯＭデータＤＰＲはプログラムＲＯＭ出力端ＴＰＲに供
給される。
逆にこのテストモード設定信号Ｓ丁が“０゛ルベルの場
合は、出刃先端回路３ｏの“°０”側の出力端からプロ
グラムＲＯＭデータ［）ｐｙｔが入力選択回路３１ “
０′″側を介してインストラクション・レジスタ６に読
込まれる。
合は、出刃先端回路３ｏの“°０”側の出力端からプロ
グラムＲＯＭデータ［）ｐｙｔが入力選択回路３１ “
０′″側を介してインストラクション・レジスタ６に読
込まれる。
従って、マイクロコンビイータ１は、インストラクショ
ン・レジスタ６のデータ信号でインストラクションデコ
ーダ７が動作するという通常使用モードとなる。
ン・レジスタ６のデータ信号でインストラクションデコ
ーダ７が動作するという通常使用モードとなる。
ここで、マイクロコンピュータ１の自己テストモード時
に、外部インストラクション・データにＤ！によりファ
ンクション動作の確認テストを実行している際中に、常
時プログラム・カウンタ８のアドレスに対応したプログ
ラムＲＯＭ５のプログラムＲＯＭデータＤＰＲをプログ
ラムＲＯＭデータ端にＴＰＲに出力する事で、間接的で
あるがプログラム・カウンタ８の動作確認テストも可能
となる。
に、外部インストラクション・データにＤ！によりファ
ンクション動作の確認テストを実行している際中に、常
時プログラム・カウンタ８のアドレスに対応したプログ
ラムＲＯＭ５のプログラムＲＯＭデータＤＰＲをプログ
ラムＲＯＭデータ端にＴＰＲに出力する事で、間接的で
あるがプログラム・カウンタ８の動作確認テストも可能
となる。
第２図は本発明の第２の実施例のブロック図である。
マイクロコンピュータ１ａは、テストモード設定部４．
が第１図のテストモード設定部４と異る点以外は第１の
実施例のマイクロコンピュータ１と同一である。
が第１図のテストモード設定部４と異る点以外は第１の
実施例のマイクロコンピュータ１と同一である。
テストモード設定部４．は、インストラクション挿入モ
ード設定端ＴＴＦ及びＲＯＭダンプテストモード設定端
ＴＴＲの二つの入力端、それに対応する入力制御端Ｔ＋
及び出力制御端Ｔ。とを配線ｅ２及びｅ３で接続してい
る。
ード設定端ＴＴＦ及びＲＯＭダンプテストモード設定端
ＴＴＲの二つの入力端、それに対応する入力制御端Ｔ＋
及び出力制御端Ｔ。とを配線ｅ２及びｅ３で接続してい
る。
二つのｊ−ド設定端ＴＴＦ及びＴＴＲを同時に“１″レ
ベルとする事で、外部インストラクション・データＤ１
によるテストを実行しながら内部プログラムＲＯＭ・デ
ータＤＰＲをプログラムＲＯＭ出力端ＴＰＨに出力して
、内部プログラム・カウンタ８の動作確認を間接的に行
なう事も互に独立に可能となる。
ベルとする事で、外部インストラクション・データＤ１
によるテストを実行しながら内部プログラムＲＯＭ・デ
ータＤＰＲをプログラムＲＯＭ出力端ＴＰＨに出力して
、内部プログラム・カウンタ８の動作確認を間接的に行
なう事も互に独立に可能となる。
以上説明したように本発明は、論理集積回路の自己テス
トモードにおいて、外部インストラクション・データに
よる内部のファンクション動作確認テストの際、同時に
内蔵プログラムＲＯＭのデータ内容を外部端子に出力す
ることにより、常にプログラム・カウンタの動作を間接
的に確認でき、マイクロコンピュータの試験が容易に行
える効果がある。
トモードにおいて、外部インストラクション・データに
よる内部のファンクション動作確認テストの際、同時に
内蔵プログラムＲＯＭのデータ内容を外部端子に出力す
ることにより、常にプログラム・カウンタの動作を間接
的に確認でき、マイクロコンピュータの試験が容易に行
える効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
１本発明の第２の実施例のブロック図、第３図は従来の
論理集積回路の一例のブロック図である。 １．１ａ・・・マイクロコンピュータ、３Ｉ・・・入力
選択回路、３ｏ・・・出力選択回路、４及び４１・・・
テストモード設定部、５・・・プログラムＲＯＭ、６・
・・インストラクション・レジスタ、Ｄ＋・・・外部イ
ンストラクション・データ、ＤＰＲ・・・プログラムＲ
ＯＭ・データ、８丁・・・テストモード設定信号、Ｔ１
・・・入力制御端、Ｔｏ・・・出力制御端、ＴＩ・・・
外部インストラクション・データ入力端、ＴＰＲ・・・
プログラムＲＯＭ出力端、ＴＴ・・・テストモード設定
端、ＴＴＦ・・・インストラクション挿入モード設定端
、ＴＴＲ・・・ＲＯＭダンプモード設定端。
１本発明の第２の実施例のブロック図、第３図は従来の
論理集積回路の一例のブロック図である。 １．１ａ・・・マイクロコンピュータ、３Ｉ・・・入力
選択回路、３ｏ・・・出力選択回路、４及び４１・・・
テストモード設定部、５・・・プログラムＲＯＭ、６・
・・インストラクション・レジスタ、Ｄ＋・・・外部イ
ンストラクション・データ、ＤＰＲ・・・プログラムＲ
ＯＭ・データ、８丁・・・テストモード設定信号、Ｔ１
・・・入力制御端、Ｔｏ・・・出力制御端、ＴＩ・・・
外部インストラクション・データ入力端、ＴＰＲ・・・
プログラムＲＯＭ出力端、ＴＴ・・・テストモード設定
端、ＴＴＦ・・・インストラクション挿入モード設定端
、ＴＴＲ・・・ＲＯＭダンプモード設定端。
Claims (1)
- プログラムＲＯＭの出力データを入力し二つの出力端
のいずれか一つに選択出力する出力選択回路と、該出力
選択回路の一方の出力データ及び外部インストラクショ
ンデータを二つの入力端に入力して出力端が前記二つの
データの一つを選択してインストラクション・レジスタ
に供給する入力選択回路と、少なくとも１つのテストモ
ード設定端にテストモード設定信号を入力し前記入力及
び出力選択回路に対応する入力及び出力制御端に前記テ
ストモード設定信号を供給するテストモード設定部とを
有し、通常動作モード時には前記プログラムＲＯＭのイ
ンストラクション・データにより動作し、自己テストモ
ード動作時には前記テストモード設定信号により前記外
部インストラクション・データにより動作する論理集積
回路において、前記テストモード設定信号が前記入力及
び出力制御端に供給されて、前記出力選択回路を介して
前記プログラムＲＯＭデータを外部に出力すると共に前
記入力選択回路を介して前記外部インストラクション・
データをインストラクション・レジスタへ入力すること
を特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313531A JPH01154248A (ja) | 1987-12-10 | 1987-12-10 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62313531A JPH01154248A (ja) | 1987-12-10 | 1987-12-10 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01154248A true JPH01154248A (ja) | 1989-06-16 |
Family
ID=18042436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62313531A Pending JPH01154248A (ja) | 1987-12-10 | 1987-12-10 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01154248A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05181696A (ja) * | 1991-12-26 | 1993-07-23 | Nec Corp | マイクロコンピュータシステム |
| US5872792A (en) * | 1996-09-13 | 1999-02-16 | Oki Electric Industry Co., Ltd. | Microcomputer |
-
1987
- 1987-12-10 JP JP62313531A patent/JPH01154248A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05181696A (ja) * | 1991-12-26 | 1993-07-23 | Nec Corp | マイクロコンピュータシステム |
| US5872792A (en) * | 1996-09-13 | 1999-02-16 | Oki Electric Industry Co., Ltd. | Microcomputer |
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