JPS5832469A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS5832469A JPS5832469A JP13118081A JP13118081A JPS5832469A JP S5832469 A JPS5832469 A JP S5832469A JP 13118081 A JP13118081 A JP 13118081A JP 13118081 A JP13118081 A JP 13118081A JP S5832469 A JPS5832469 A JP S5832469A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、可動イオン汚染等による電気的特性の不安定
性がなく、同時に高融点金属−半導体基板間に良好なオ
ーミックコンタクトを持った、高融点金属ゲート半導体
装置及びその製造方法に関するものである。
性がなく、同時に高融点金属−半導体基板間に良好なオ
ーミックコンタクトを持った、高融点金属ゲート半導体
装置及びその製造方法に関するものである。
高融点金属、例えばＭｏは、従来のボＩＪＳｉ より
比抵抗が約２桁、モリブデンシリサイドより約１桁も小
さく、配線抵抗による信号の遅延が解消できるという利
点があるので、ＭＯ８型の高密度集積回路におけるゲー
ト配線材料として、優れた特性をもつ材料である。しか
しゲート電極に勤膜を使用したＭＯ８ＦＥＴにおいては
、使用時間と共にしきい電圧７丁の変動が起こるため、
信頼性に乏しいという欠点があった。ＭｏゲグーＦＩＣ
Ｔにおける上記の様なりＴ変動は、大部分、製造工程の
途中にＮａ＋等の様なアルカリ可動イオン汚染をゲート
が受けることによって起こることがわかっている。第１
図は、ＭｏゲートＭＯＳＦＥＴを従来法に従って製造す
る工程断面図の概略を示す。
比抵抗が約２桁、モリブデンシリサイドより約１桁も小
さく、配線抵抗による信号の遅延が解消できるという利
点があるので、ＭＯ８型の高密度集積回路におけるゲー
ト配線材料として、優れた特性をもつ材料である。しか
しゲート電極に勤膜を使用したＭＯ８ＦＥＴにおいては
、使用時間と共にしきい電圧７丁の変動が起こるため、
信頼性に乏しいという欠点があった。ＭｏゲグーＦＩＣ
Ｔにおける上記の様なりＴ変動は、大部分、製造工程の
途中にＮａ＋等の様なアルカリ可動イオン汚染をゲート
が受けることによって起こることがわかっている。第１
図は、ＭｏゲートＭＯＳＦＥＴを従来法に従って製造す
る工程断面図の概略を示す。
工程を説明すると、工程ムにおいて４・１はｐ型シ゛リ
コン基板、２はｎ型拡散層、〒はゲート酸化膜、４はｎ
型拡散層領域上の膜３の開口部、５は厚い酸化膜である
。
コン基板、２はｎ型拡散層、〒はゲート酸化膜、４はｎ
型拡散層領域上の膜３の開口部、５は厚い酸化膜である
。
工程Ｂにおいて半導体基体上にＭｏを、スパツタリング
、電子ビーム蒸着等により被着した後、Ｍｏを選択除去
してゲート電極６、取り出し電極６′のパターンを形成
する。６をマ、スクとし自己整合的にｎ型ソース・ドレ
ン領域７を形成して後（工程Ｂ）、ＣＶＤＳｉＯ２膜８
を被着し熱処理を施す（工程Ｃ）。最後にコンタクト窓
９，１ｏを開口し、Ａｄ／Ｓｉ電極１１を形成する（工
程Ｄ）。
、電子ビーム蒸着等により被着した後、Ｍｏを選択除去
してゲート電極６、取り出し電極６′のパターンを形成
する。６をマ、スクとし自己整合的にｎ型ソース・ドレ
ン領域７を形成して後（工程Ｂ）、ＣＶＤＳｉＯ２膜８
を被着し熱処理を施す（工程Ｃ）。最後にコンタクト窓
９，１ｏを開口し、Ａｄ／Ｓｉ電極１１を形成する（工
程Ｄ）。
以上の様な工程において、半導体基体が可動イオン汚染
を著しく受けるのは、Ｍｏ膜の被着工程、Ｍｏ膜の電極
パターン形成工程、ＣＶＤ５ｉＯ２ｓ形成後Ω熱処理工
程であると考えられる。Ｍｏの被着工程中の汚染は、蒸
着源に本来含まれていた可動イオン、蒸着装置内治具の
汚れ等に含まれる可動イオンがＭｏ膜内に侵入すること
によって起こる。また電極パターン形成工程の場合、Ｍ
ｏ膜上に直接塗布するレジストに含まれる可動イオンが
Ｍｏ膜の表面に大量に付着することによって起こる。Ｍ
Ｏは従来のポ１Ｊｓｉ’はど可動イオンに対するパシベ
ーション効果がないから付着した可動イオンは、熱処理
工程で、Ｍｏ膜中へ容易に拡散し、さらにゲート酸化膜
中に侵入して、ＦＩＴのしきい電圧不安定性を起こさせ
るのである。
を著しく受けるのは、Ｍｏ膜の被着工程、Ｍｏ膜の電極
パターン形成工程、ＣＶＤ５ｉＯ２ｓ形成後Ω熱処理工
程であると考えられる。Ｍｏの被着工程中の汚染は、蒸
着源に本来含まれていた可動イオン、蒸着装置内治具の
汚れ等に含まれる可動イオンがＭｏ膜内に侵入すること
によって起こる。また電極パターン形成工程の場合、Ｍ
ｏ膜上に直接塗布するレジストに含まれる可動イオンが
Ｍｏ膜の表面に大量に付着することによって起こる。Ｍ
Ｏは従来のポ１Ｊｓｉ’はど可動イオンに対するパシベ
ーション効果がないから付着した可動イオンは、熱処理
工程で、Ｍｏ膜中へ容易に拡散し、さらにゲート酸化膜
中に侵入して、ＦＩＴのしきい電圧不安定性を起こさせ
るのである。
Ｍｏ膜の性質のうちもう一つの欠点は、第１図に見られ
る様なシリコン基板の拡散層２とＭ０６′との接続部に
おけるコンタクト抵抗が高温熱処理後著しく増大し、非
オーミツク性を示すということである。第２図はｎ型シ
リコン基板（不純物濃度はぼ１０２０／７ ）とＭｏと
のコンタクト界面を流れる電流の電圧依存性の測定結果
である。図中のパラメーターは、コンタクト形成後のＮ
２雰囲中での熱処理温度で、処理時間は３０分である。
る様なシリコン基板の拡散層２とＭ０６′との接続部に
おけるコンタクト抵抗が高温熱処理後著しく増大し、非
オーミツク性を示すということである。第２図はｎ型シ
リコン基板（不純物濃度はぼ１０２０／７ ）とＭｏと
のコンタクト界面を流れる電流の電圧依存性の測定結果
である。図中のパラメーターは、コンタクト形成後のＮ
２雰囲中での熱処理温度で、処理時間は３０分である。
第２図から理解できる様に、熱処理温度の上昇と共にコ
ンタクトの抵抗が上昇し、同時に非オーミツ、り性を示
すようになった。１０００°Ｃでは、コンタクトはほと
んど開放状態となった。従って、Ｍ。
ンタクトの抵抗が上昇し、同時に非オーミツ、り性を示
すようになった。１０００°Ｃでは、コンタクトはほと
んど開放状態となった。従って、Ｍ。
膜の形成後、高温熱処理が必ず必要な半導体装置におい
て、ＭＯ−シリコンの良好なオーミックコンタクト形成
が不可能となるから、設計自由度が制限されることにな
る。
て、ＭＯ−シリコンの良好なオーミックコンタクト形成
が不可能となるから、設計自由度が制限されることにな
る。
以上、従来工程を行う限り、可動イオン汚染によるＦＥ
ＴＬきい電圧不安定性、Ｍｏ−シリコン基板コンタクト
不良は不可避であり、これらは、集積回路の信頼性、設
計自由度の低下をもたらすものである。
ＴＬきい電圧不安定性、Ｍｏ−シリコン基板コンタクト
不良は不可避であり、これらは、集積回路の信頼性、設
計自由度の低下をもたらすものである。
本発明は、従来見られた上記二つの欠点を除去した半導
体装置と製造方法を与えるものであり、以下に詳細を説
明する。
体装置と製造方法を与えるものであり、以下に詳細を説
明する。
第３図は、本発明によるＭＯゲグーＮＭＯ８ＦＥＴ製造
方法の一実施例を説明する工程断面図である。
方法の一実施例を説明する工程断面図である。
ｐ型シリコン基板２１の表面の一部領域に、ゲート、酸
化膜２４を３０１１１１の厚さに形成し、シリコン基板
表面のうちＦＩＴのソース又はドレンの一部となるべき
領域に存在する膜２４に開口部２６を設け、シリコン表
面を一部露出させる。２２は厚い熱酸化膜である。２３
はｎ型拡散層であり膜２４の形成前にＰ＋又はムＳ＋４
オン注入等によってつくられたものであって、開口部６
を完全に含んでいる（工程ａ）。次に膜厚１１００ｎの
リンを含有するモリブデンシリサイド２６、続いて膜厚
２００ｎｌｌのモリブデン２７を蒸着して２層膜とす７ る（工程ｂ）。２層膜２６．２７を選択的に除去し、ゲ
ート酸化膜２４上にゲート電極、また開口部２６の部分
に取り出し電極を設ける（工程Ｃ）。
化膜２４を３０１１１１の厚さに形成し、シリコン基板
表面のうちＦＩＴのソース又はドレンの一部となるべき
領域に存在する膜２４に開口部２６を設け、シリコン表
面を一部露出させる。２２は厚い熱酸化膜である。２３
はｎ型拡散層であり膜２４の形成前にＰ＋又はムＳ＋４
オン注入等によってつくられたものであって、開口部６
を完全に含んでいる（工程ａ）。次に膜厚１１００ｎの
リンを含有するモリブデンシリサイド２６、続いて膜厚
２００ｎｌｌのモリブデン２７を蒸着して２層膜とす７ る（工程ｂ）。２層膜２６．２７を選択的に除去し、ゲ
ート酸化膜２４上にゲート電極、また開口部２６の部分
に取り出し電極を設ける（工程Ｃ）。
モリブデンシリサイド２６ 、Ｍｏ２７は、０Ｃ１４＋
０２ 。
０２ 。
ｃｃｄ２Ｆ４ 、 ＣＦ４ ＋０２をエツチングガスと
するドライエツチング法で容易に除去することができる
。膜２６．２７をマスクとし、１６ｏＫｅｖ、〜１ｏ１
５ｉ ｏ ｎ ｓ／ｃｄでムＳ”イオン注入を行うと、
ソース・ドレン拡散層２８が自己整合的に形成される（
工゛程ｄ）。注入後ＣＶＤ５ｉＯ□２９を両電極を含む
全領域に４００１ｍの膜厚で堆積させた後、Ｎ２雰囲気
中で１０００’Ｃ，３０分間熱処理を行う（工程ｅ）。
するドライエツチング法で容易に除去することができる
。膜２６．２７をマスクとし、１６ｏＫｅｖ、〜１ｏ１
５ｉ ｏ ｎ ｓ／ｃｄでムＳ”イオン注入を行うと、
ソース・ドレン拡散層２８が自己整合的に形成される（
工゛程ｄ）。注入後ＣＶＤ５ｉＯ□２９を両電極を含む
全領域に４００１ｍの膜厚で堆積させた後、Ｎ２雰囲気
中で１０００’Ｃ，３０分間熱処理を行う（工程ｅ）。
熱処理後、５１０２膜２９にコンタクト窓を開口し、ム
ｌ／Ｓｉ電極３ｏを形成して完成する（工程ｆ）。
ｌ／Ｓｉ電極３ｏを形成して完成する（工程ｆ）。
本発明においては、ゲート電極の一部にリンを含むモリ
ブデンシリサイド（ＭｏＳｉ２ ）膜を用いる−＋１ ことが特徴である。リンに、よって、シリサイド６膜２
６自身に存在する可動イオンだけでなく、工程−ｅの熱
処理によってＭＯ層膜２７通過した多量の可動イオンも
リンに固定化される。従って、ゲート酸化膜は可動イオ
ン汚染を受けず、ＦＥＴのしきい値電圧はすぐれた安定
性を示す様にできるのである。実施例では、リンの含有
はモリブデンシリサイド２６に限られたがＭｏ層膜２７
も含ませてよい。また下層がリンを含むＭｏ、上層がリ
ンを含む又は含まないシリサイド膜としてもよい。この
様なリンを含有する膜は、例えばＰＨｏを含むムｒガス
を用いるスパッタリング蒸着法、ＰＨ３との混合ガスを
用いるＣＶＤ法等によって形成可能である。モリブデン
シリサイドは第３図工程ｄにおけるイオン注入の良いマ
スクにもなる。モリブデンシリサイドは、６ｏＯ〜６０
０’Ｃまでの温度下ではほとんど非晶質状態となってい
るため、蒸着直後にすでに結晶化しているＭｏ膜の場合
の様に注入イオンのチャンネリングによるシリコン基板
へのつきぬけを起こさないからである。従って、このシ
リサイド層の採用によって、注入イオンのチャンネリン
グ防止対策も特に必要がなくなるという付加的効果も生
じるのである。
ブデンシリサイド（ＭｏＳｉ２ ）膜を用いる−＋１ ことが特徴である。リンに、よって、シリサイド６膜２
６自身に存在する可動イオンだけでなく、工程−ｅの熱
処理によってＭＯ層膜２７通過した多量の可動イオンも
リンに固定化される。従って、ゲート酸化膜は可動イオ
ン汚染を受けず、ＦＥＴのしきい値電圧はすぐれた安定
性を示す様にできるのである。実施例では、リンの含有
はモリブデンシリサイド２６に限られたがＭｏ層膜２７
も含ませてよい。また下層がリンを含むＭｏ、上層がリ
ンを含む又は含まないシリサイド膜としてもよい。この
様なリンを含有する膜は、例えばＰＨｏを含むムｒガス
を用いるスパッタリング蒸着法、ＰＨ３との混合ガスを
用いるＣＶＤ法等によって形成可能である。モリブデン
シリサイドは第３図工程ｄにおけるイオン注入の良いマ
スクにもなる。モリブデンシリサイドは、６ｏＯ〜６０
０’Ｃまでの温度下ではほとんど非晶質状態となってい
るため、蒸着直後にすでに結晶化しているＭｏ膜の場合
の様に注入イオンのチャンネリングによるシリコン基板
へのつきぬけを起こさないからである。従って、このシ
リサイド層の採用によって、注入イオンのチャンネリン
グ防止対策も特に必要がなくなるという付加的効果も生
じるのである。
一方引き出し電極としてのＭｏ−１−Ｐを含むモリブデ
ンシリサイド２層膜とｎ型シリコンとのコンタクト抵抗
は、測定の結果、コンタクト形成後の熱処理温度が１０
００°Ｃまで上昇しても、〜１ｏ−６Ω−Ｃ−であり、
十分低い値を保つことを示す。第４図はＭＯ＋モリブデ
ンシリサイドとｎ＋ｓｉとのコンタクト抵抗の熱処理温
度依存性である。シリサイドにリンが含まれる時１００
０°Ｃ以上の温度においてもコンタクト抵抗が低いこと
がわかる。
ンシリサイド２層膜とｎ型シリコンとのコンタクト抵抗
は、測定の結果、コンタクト形成後の熱処理温度が１０
００°Ｃまで上昇しても、〜１ｏ−６Ω−Ｃ−であり、
十分低い値を保つことを示す。第４図はＭＯ＋モリブデ
ンシリサイドとｎ＋ｓｉとのコンタクト抵抗の熱処理温
度依存性である。シリサイドにリンが含まれる時１００
０°Ｃ以上の温度においてもコンタクト抵抗が低いこと
がわかる。
この様に２層膜はＳｉ基板に対する良好なオーミックコ
ンタクトを形成する上にも効果を発揮する。
ンタクトを形成する上にも効果を発揮する。
引き出し電極はシリサイドだけでなく、Ｍｏ中にリンを
含んだものでも同様の効果が得られる。
含んだものでも同様の効果が得られる。
実施例では、電極を構成する材料としてＭＯとそノシリ
サイドを選んだが、Ｗ、Ｔｉ、ＴＩＬ、Ｈ／、ＺｒＶ、
Ｗｂ、Ｐｔ、Ｒｈ等の様な他の高融点金属とそのシリサ
イドとの組合せであってもよいし、異種の金属と金属シ
リサイドとの組合せであっても同様の効果が得ら扛るも
のである。
サイドを選んだが、Ｗ、Ｔｉ、ＴＩＬ、Ｈ／、ＺｒＶ、
Ｗｂ、Ｐｔ、Ｒｈ等の様な他の高融点金属とそのシリサ
イドとの組合せであってもよいし、異種の金属と金属シ
リサイドとの組合せであっても同様の効果が得ら扛るも
のである。
以上の様に、本発明においては、ＭＯ８型ＦＥＴ１゜
の電極を構成する一成分としてリンを含有する高融点金
属シリサイドを用いるため、非常に安定したＦＥＴのし
きい電圧及び上記電極とｎ型シリコンとの良好なオーミ
ックコンタクトが得ら扛る。
属シリサイドを用いるため、非常に安定したＦＥＴのし
きい電圧及び上記電極とｎ型シリコンとの良好なオーミ
ックコンタクトが得ら扛る。
従って本発明は、高信頼性、高性能な高融点金属ゲート
ＭＯ８半導体装置の製造に効力を発揮するものである。
ＭＯ８半導体装置の製造に効力を発揮するものである。
第１図ム〜Ｄは、ＭｏゲグーＭＯ８ＦＥＴを製造する従
来工程を示す断面図である。 第２図は、ＭＯとシリコン基板とのコンタクトに対する
Ｉ−Ｖ特性を示す図である。 第３図ａ −ｆは、ＭｏゲグーＭＯ８ＦＩＣＴを本発明
による方法で製造する工程を示す断面図である。 第４図は、ＭＯ＋モリブデンシリサイド−ｎ＋Ｓｉコン
タクト抵抗の熱処理温度依存性を示す図である。 １．２１・・・・・・ｐ型シリコン基板、５．２２・・
・・・・厚い酸化膜、２．２３・・・・・・ｎ型拡散層
、３．２４・・・・・・ゲート酸化膜、４．２５・・・
・・・それぞれゲート酸化膜３．２４の開口部、２６・
・・・・・モリブデンシリサイド膜、６．６’、２７・
・・・・・Ｍ＜）膜、７，２８・・・・・・ソース・ド
レン、８．２９・・・・・・ＯＶ Ｄ ＳｉＯ２，１ｏ
・・・・・・コンタクト窓、１１．３０・・・・・・ム
ｌ／Ｓｉ電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１１
図 １Ｋ ２ 図 代理人の戊る
来工程を示す断面図である。 第２図は、ＭＯとシリコン基板とのコンタクトに対する
Ｉ−Ｖ特性を示す図である。 第３図ａ −ｆは、ＭｏゲグーＭＯ８ＦＩＣＴを本発明
による方法で製造する工程を示す断面図である。 第４図は、ＭＯ＋モリブデンシリサイド−ｎ＋Ｓｉコン
タクト抵抗の熱処理温度依存性を示す図である。 １．２１・・・・・・ｐ型シリコン基板、５．２２・・
・・・・厚い酸化膜、２．２３・・・・・・ｎ型拡散層
、３．２４・・・・・・ゲート酸化膜、４．２５・・・
・・・それぞれゲート酸化膜３．２４の開口部、２６・
・・・・・モリブデンシリサイド膜、６．６’、２７・
・・・・・Ｍ＜）膜、７，２８・・・・・・ソース・ド
レン、８．２９・・・・・・ＯＶ Ｄ ＳｉＯ２，１ｏ
・・・・・・コンタクト窓、１１．３０・・・・・・ム
ｌ／Ｓｉ電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１１
図 １Ｋ ２ 図 代理人の戊る
Claims (4)
- （１）半導体基板の一生面上に形成されたゲート絶縁膜
上に、少なくとも一種類の高融点金属膜と一種類の高融
点金属珪化物膜の積層膜からなり、少なくとも最下層膜
がリンを含む膜である電極を備えたことを特徴とする半
導体装置。 - （２）少なくとも一種類の高融点金属膜と一種類の高融
点金属珪化物膜の積層膜からなり、少なくとも最下層膜
がリンを含む高融点金属珪化物膜で構成され、前記最下
層膜の一部が半導体基板の一生面と接触している電極を
備えたことを特徴とする特許請求の範囲第１項に記載の
半導体装置。 - （３）半導体基板の一生面上にゲート絶縁膜を形成する
工程と、前記ゲート酸化膜上に、少なくとも一種類の高
融点金属膜と一種類の高融点金属珪化物膜の積層構造を
持ち、少くとも最下層膜がリンを含むような多層膜を被
着する工程と、前記多層膜を選択的に除去し、前記多層
膜からなる電極を形成する工程とを含む、ことを特徴と
する半導体装置の製造方法。 - （４）半導体基板の一生面上に形成されたゲート絶縁膜
の一部に開口部を設け、前記半導体基板表面を露出する
工程と、前記開口部を含む領域上に、少くとも一種類の
高融点金属膜と、一種類の高融点金属珪化物膜の積層構
造を持ち、少くとも最下層膜がリンを含む高融点金属珪
化物膜からなる多層膜を被着する工程と、前記多層膜の
、前記開口部を含む部分を残して選択的に除去し、前記
多層膜からなる電極を形成する工程を含むことを特徴と
する特許請求の範囲第３項に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13118081A JPS5832469A (ja) | 1981-08-20 | 1981-08-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13118081A JPS5832469A (ja) | 1981-08-20 | 1981-08-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5832469A true JPS5832469A (ja) | 1983-02-25 |
Family
ID=15051875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13118081A Pending JPS5832469A (ja) | 1981-08-20 | 1981-08-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832469A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210662A (ja) * | 1985-01-22 | 1986-09-18 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | 半導体構成体 |
| JPS61251170A (ja) * | 1985-04-30 | 1986-11-08 | Fujitsu Ltd | Ｍｉｓ型半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5261960A (en) * | 1975-11-18 | 1977-05-21 | Fujitsu Ltd | Production of semiconductor device |
-
1981
- 1981-08-20 JP JP13118081A patent/JPS5832469A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5261960A (en) * | 1975-11-18 | 1977-05-21 | Fujitsu Ltd | Production of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210662A (ja) * | 1985-01-22 | 1986-09-18 | フエアチヤイルド セミコンダクタ コ−ポレ−シヨン | 半導体構成体 |
| JPS61251170A (ja) * | 1985-04-30 | 1986-11-08 | Fujitsu Ltd | Ｍｉｓ型半導体装置の製造方法 |
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