JPH0770543B2 - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
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- JPH0770543B2 JPH0770543B2 JP3226328A JP22632891A JPH0770543B2 JP H0770543 B2 JPH0770543 B2 JP H0770543B2 JP 3226328 A JP3226328 A JP 3226328A JP 22632891 A JP22632891 A JP 22632891A JP H0770543 B2 JPH0770543 B2 JP H0770543B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/01—Bipolar transistors-ion implantation
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、シリコンをベースとす
るトランジスタの製造方法に関する。
るトランジスタの製造方法に関する。
【０００２】
【従来の技術】ポリシリコン・エミッタ・トランジスタ
（PET: polysilicon emitter transistor）は当業者間
では周知である。参照例として、１９８９年、ＩＥＥＥ
出版によるＡ．Ｋ．カプール（A.K.Kapoor）他による編
集の”ポリシリコン・エミッタ・バイポーラ・トランジ
スタ（Polysilicon Emitter Bipolar Transistors）”
３乃至１６頁の、Ｃ．Ｒ．セルバクマール（C.R.Selvak
umar）による論文がある。
（PET: polysilicon emitter transistor）は当業者間
では周知である。参照例として、１９８９年、ＩＥＥＥ
出版によるＡ．Ｋ．カプール（A.K.Kapoor）他による編
集の”ポリシリコン・エミッタ・バイポーラ・トランジ
スタ（Polysilicon Emitter Bipolar Transistors）”
３乃至１６頁の、Ｃ．Ｒ．セルバクマール（C.R.Selvak
umar）による論文がある。
【０００３】最近特に注目されている型のＰＥＴは、高
濃度にドーピングされたポリシリコン層をベース上に含
む。このポリシリコン層は、浅い（エミッタ／ベース）
接合形成のための拡散源として働くと共に、浅いエミッ
タ領域に接触するための手段として働く。一般に、従来
のベース処理とエミッタ・ウィンドウ開孔ステップの
後、ドーピングされていないポリシリコンが堆積させら
れ、続いて正確な量のヒ素原子が注入され、さらに加熱
処理が行われ、損傷がアニーリングによって除去される
と共に、エミッタ／ベース接合が形成される。
濃度にドーピングされたポリシリコン層をベース上に含
む。このポリシリコン層は、浅い（エミッタ／ベース）
接合形成のための拡散源として働くと共に、浅いエミッ
タ領域に接触するための手段として働く。一般に、従来
のベース処理とエミッタ・ウィンドウ開孔ステップの
後、ドーピングされていないポリシリコンが堆積させら
れ、続いて正確な量のヒ素原子が注入され、さらに加熱
処理が行われ、損傷がアニーリングによって除去される
と共に、エミッタ／ベース接合が形成される。
【０００４】前述の文献の第４頁によると、ＰＥＴ製造
における重要なステップの一つは、ポリシリコンの堆積
の直前におけるウェハの処理である。従来技術における
多くの処理は二つの種類に大別され得る。第一の種類
は、薄い酸化物層（０．２nmから２nm）の故意または故
意でない成長を含む。第二の種類は、薄い熱的なチッ化
物層（約１．０nmから１．５nm）の成長を含む。”境界
面（interface）”の処理は、ＰＥＴの電気的特性に著
しく影響するため重要である。
における重要なステップの一つは、ポリシリコンの堆積
の直前におけるウェハの処理である。従来技術における
多くの処理は二つの種類に大別され得る。第一の種類
は、薄い酸化物層（０．２nmから２nm）の故意または故
意でない成長を含む。第二の種類は、薄い熱的なチッ化
物層（約１．０nmから１．５nm）の成長を含む。”境界
面（interface）”の処理は、ＰＥＴの電気的特性に著
しく影響するため重要である。
【０００５】セルバクマールによれば（前述の第１２
頁）、“・・・・境界面の薄い酸化物層により、市販用
のＰＥＴにおいて非常に高い電流利得が得られ、・・・
・ベースをより高濃度にドーピングすることにより、低
いベース抵抗が得られる。しかし、境界面の酸化物層は
多くのキャリヤの流れを妨げ、従ってエミッタ抵抗を増
大させる。従って実際には、できるだけ薄い酸化物層を
有するＰＥＴが要求される場合が多い・・・・”。ベー
ス抵抗の減少は、結果として動作速度を上昇させるた
め、非常に好都合である。エミッタ抵抗の増大は、動作
速度を下げ、さらに電力消費量を増加させるため、不都
合である。
頁）、“・・・・境界面の薄い酸化物層により、市販用
のＰＥＴにおいて非常に高い電流利得が得られ、・・・
・ベースをより高濃度にドーピングすることにより、低
いベース抵抗が得られる。しかし、境界面の酸化物層は
多くのキャリヤの流れを妨げ、従ってエミッタ抵抗を増
大させる。従って実際には、できるだけ薄い酸化物層を
有するＰＥＴが要求される場合が多い・・・・”。ベー
ス抵抗の減少は、結果として動作速度を上昇させるた
め、非常に好都合である。エミッタ抵抗の増大は、動作
速度を下げ、さらに電力消費量を増加させるため、不都
合である。
【０００６】ＰＥＴ内の境界面条件（の制御や再現が困
難であること）の重要性が、結果として、ウェハ上また
はウェハ間あるいはその両方における素子に関して、利
得の均一性を得ることを困難にすることは周知である。
これはＶＬＳＩにおける深刻な欠点であり、このため
に、設計において、潜在的に有効な利得が犠牲となって
いる。
難であること）の重要性が、結果として、ウェハ上また
はウェハ間あるいはその両方における素子に関して、利
得の均一性を得ることを困難にすることは周知である。
これはＶＬＳＩにおける深刻な欠点であり、このため
に、設計において、潜在的に有効な利得が犠牲となって
いる。
【０００７】
【発明が解決しようとする課題】本発明は、以上のよう
な従来技術の課題を解決するために提案されたものであ
り、その目的は、一様に改良された高い特性を有する素
子を確実に実現可能なトランジスタ（PET）の製造方法
を提供することである。具体的には、例えば、従来技術
による類似するＰＥＴと比較して、低いベース抵抗値を
有しながら、しかも、実質的に同等の電流利得とエミッ
タ抵抗値を有するＰＥＴを提供することが目的とされ
る。
な従来技術の課題を解決するために提案されたものであ
り、その目的は、一様に改良された高い特性を有する素
子を確実に実現可能なトランジスタ（PET）の製造方法
を提供することである。具体的には、例えば、従来技術
による類似するＰＥＴと比較して、低いベース抵抗値を
有しながら、しかも、実質的に同等の電流利得とエミッ
タ抵抗値を有するＰＥＴを提供することが目的とされ
る。
【０００８】
【課題を解決するための手段】以下、次のように定義さ
れた用語を用いる。”原子種”とは、あらゆる化学元素
の荷電、非荷電にかかわらない原子を意味する。”不純
物種”とは、主材料の主成分以外の原子種を意味する。
例えば、シリコン本体内のアルゴン原子やヒ素原子は、
シリコン本体においては不純物原子である。
れた用語を用いる。”原子種”とは、あらゆる化学元素
の荷電、非荷電にかかわらない原子を意味する。”不純
物種”とは、主材料の主成分以外の原子種を意味する。
例えば、シリコン本体内のアルゴン原子やヒ素原子は、
シリコン本体においては不純物原子である。
【０００９】”ドーパント”種とは、材料の電子的特性
に影響をもたらすために、主材料中に導入される不純物
種を意味する。ドーパント種は全て不純物種であるが、
不純物種は必ずしもドーパント種ではない。例えば、シ
リコン本体内にｎ型の部分を形成するために導入された
ヒ素原子は、シリコン本体におけるドーパント原子であ
る。
に影響をもたらすために、主材料中に導入される不純物
種を意味する。ドーパント種は全て不純物種であるが、
不純物種は必ずしもドーパント種ではない。例えば、シ
リコン本体内にｎ型の部分を形成するために導入された
ヒ素原子は、シリコン本体におけるドーパント原子であ
る。
【００１０】表面上または表面下の材料内に原子種を”
堆積させる”とは、表面上または表面下の材料内に原子
種を、少なくとも一時的に堆積させる動作を意味する。
原子種をシリコン本体上またはシリコン本体中に堆積す
るための典型的な技術としては、（例えばシリコン、ア
ルゴン、またはヒ素の）イオン注入法、（例えばヒ素含
有材料の）スピン・オン法、蒸着法、およびスパッタ法
が存在している。
堆積させる”とは、表面上または表面下の材料内に原子
種を、少なくとも一時的に堆積させる動作を意味する。
原子種をシリコン本体上またはシリコン本体中に堆積す
るための典型的な技術としては、（例えばシリコン、ア
ルゴン、またはヒ素の）イオン注入法、（例えばヒ素含
有材料の）スピン・オン法、蒸着法、およびスパッタ法
が存在している。
【００１１】広義においては、本発明は改良型のＰＥＴ
の製造方法であり、典型的には、従来技術によるＰＥＴ
に比べて低いベース抵抗値を有するＰＥＴの製造方法で
ある。
の製造方法であり、典型的には、従来技術によるＰＥＴ
に比べて低いベース抵抗値を有するＰＥＴの製造方法で
ある。
【００１２】すなわち、本発明の方法は、新規な境界面
処理を含む。特に、主表面を有する単結晶のシリコン本
体を供給するステップと、シリコン本体中に第一の伝導
型の第一の領域（以下”コレクタ領域”と称す）と、第
二の伝導型の領域（以下”ベース領域”と称す）を、こ
のベース領域の少なくとも一部が、主表面とコレクタ領
域の間に位置するように形成するステップと、主表面上
に誘電体層を含む一つ以上の材料層を堆積させ、少なく
とも誘電体層を、ベース領域の一部が露出するようにパ
ターニングするステップを含む。さらに本発明の方法
は、ベース領域の露出した部分を実質的に覆うようにポ
リシリコン層を堆積させるステップを含む。
処理を含む。特に、主表面を有する単結晶のシリコン本
体を供給するステップと、シリコン本体中に第一の伝導
型の第一の領域（以下”コレクタ領域”と称す）と、第
二の伝導型の領域（以下”ベース領域”と称す）を、こ
のベース領域の少なくとも一部が、主表面とコレクタ領
域の間に位置するように形成するステップと、主表面上
に誘電体層を含む一つ以上の材料層を堆積させ、少なく
とも誘電体層を、ベース領域の一部が露出するようにパ
ターニングするステップを含む。さらに本発明の方法
は、ベース領域の露出した部分を実質的に覆うようにポ
リシリコン層を堆積させるステップを含む。
【００１３】本発明の方法で重要なステップは、ポリシ
リコン層を堆積させるステップに先立って、前記露出し
た部分の表面上またはその表面下の材料内部に少なくと
も一つの原子種を堆積させるステップである。このステ
ップは、通常は、不純物種の低エネルギー注入法によっ
て行う。この低エネルギー注入ドーパント種の低エネル
ギー注入法である場合も多い。しかしながら、このステ
ップは、低エネルギー注入法に限定されない。例えば不
純物種は、スピン・オン法または蒸着法やスパッタ法の
ような他の既知の技術によって、露出した部分の表面上
に配置される。
リコン層を堆積させるステップに先立って、前記露出し
た部分の表面上またはその表面下の材料内部に少なくと
も一つの原子種を堆積させるステップである。このステ
ップは、通常は、不純物種の低エネルギー注入法によっ
て行う。この低エネルギー注入ドーパント種の低エネル
ギー注入法である場合も多い。しかしながら、このステ
ップは、低エネルギー注入法に限定されない。例えば不
純物種は、スピン・オン法または蒸着法やスパッタ法の
ような他の既知の技術によって、露出した部分の表面上
に配置される。
【００１４】上述のポリシリコン層内には、単結晶シリ
コン内に第一の型の伝導性を誘起可能な種類の原子が導
入される。望ましい実施例においては、これらのドーパ
ント原子は、これに先立って（あらかじめ）露出した部
分の表面上またはその近傍に導入された原子種と同じ化
学元素である。既存の技術によって、ドーパント原子は
ポリシリコン層内に注入される。
コン内に第一の型の伝導性を誘起可能な種類の原子が導
入される。望ましい実施例においては、これらのドーパ
ント原子は、これに先立って（あらかじめ）露出した部
分の表面上またはその近傍に導入された原子種と同じ化
学元素である。既存の技術によって、ドーパント原子は
ポリシリコン層内に注入される。
【００１５】次に、ドーパント原子の少なくとも一部が
ポリシリコン層から単結晶シリコン本体中に動かされ、
さらに第一の伝導型の第二の領域（以下”エミッタ領
域”と称する）が、エミッタ領域とコレクタ領域がベー
ス領域によって分割されるように形成される。本発明の
方法は、トランジスタの完成までにさらに一つ以上の従
来のステップを含む。
ポリシリコン層から単結晶シリコン本体中に動かされ、
さらに第一の伝導型の第二の領域（以下”エミッタ領
域”と称する）が、エミッタ領域とコレクタ領域がベー
ス領域によって分割されるように形成される。本発明の
方法は、トランジスタの完成までにさらに一つ以上の従
来のステップを含む。
【００１６】これらのステップは、一つ以上のホトリソ
グラフィ、エッチング、金属堆積、ダイシングおよびチ
ップ・パッケージングを含み得る。本発明によって製造
されるトランジスタは、典型的には、集積回路部品であ
る。集積回路は、一般に、処理後のウェハを、少なくと
も一つの部分が集積回路を有するような複数の部分に分
割するステップを含む方法によって製造される。
グラフィ、エッチング、金属堆積、ダイシングおよびチ
ップ・パッケージングを含み得る。本発明によって製造
されるトランジスタは、典型的には、集積回路部品であ
る。集積回路は、一般に、処理後のウェハを、少なくと
も一つの部分が集積回路を有するような複数の部分に分
割するステップを含む方法によって製造される。
【００１７】
【実施例】本発明による望ましい実施例は、比較的少数
の不純物原子（一般に１０13〜１０16原子／cm2 ）を、
単結晶シリコン本体の露出した部分の表面上または露出
した部分の直接下の本体部分内へ堆積させるステップを
含む。ここで使用する不純物原子種は、ドーパント種、
すなわちヒ素である。上記の望ましい範囲外の量の不純
物でも、一定の条件下においては適切な結果を得ること
ができる。
の不純物原子（一般に１０13〜１０16原子／cm2 ）を、
単結晶シリコン本体の露出した部分の表面上または露出
した部分の直接下の本体部分内へ堆積させるステップを
含む。ここで使用する不純物原子種は、ドーパント種、
すなわちヒ素である。上記の望ましい範囲外の量の不純
物でも、一定の条件下においては適切な結果を得ること
ができる。
【００１８】さらに、ヒ素以外の原子種（リンやアンチ
モン等の他のｎ型のドーパント、ホウ素等のｐ型のドー
パントを含み、アルゴンのような電子的に不活性な不純
物原子や、シリコンのような原子種を除外するものでは
ない）も本発明の実施において使用可能であるが、現段
階では、ポリシリコン層の形成に先だってヒ素を堆積さ
せたｎーｐーｎＰＥＴにおいて最良の結果が得られてい
る。シリコンまたはアルゴンの注入は、境界面領域にい
くらかの損傷を引き起こすが、軽い損傷は、本発明によ
るＰＥＴの改良におけるファクターになりうるものとし
て、除外することが出来ない。
モン等の他のｎ型のドーパント、ホウ素等のｐ型のドー
パントを含み、アルゴンのような電子的に不活性な不純
物原子や、シリコンのような原子種を除外するものでは
ない）も本発明の実施において使用可能であるが、現段
階では、ポリシリコン層の形成に先だってヒ素を堆積さ
せたｎーｐーｎＰＥＴにおいて最良の結果が得られてい
る。シリコンまたはアルゴンの注入は、境界面領域にい
くらかの損傷を引き起こすが、軽い損傷は、本発明によ
るＰＥＴの改良におけるファクターになりうるものとし
て、除外することが出来ない。
【００１９】図１は、典型的なＰＥＴ構造として、一つ
以上のＰＥＴを含むＶＬＳＩチップの一部分あるいは他
の能動素子と、従来の相互接続手段および入出力手段を
示す断面図である。この構造は既存の技術であるため、
その機能面については説明を省略する。
以上のＰＥＴを含むＶＬＳＩチップの一部分あるいは他
の能動素子と、従来の相互接続手段および入出力手段を
示す断面図である。この構造は既存の技術であるため、
その機能面については説明を省略する。
【００２０】ＰＥＴ１０は、p-シリコン基板（単結晶シ
リコン本体）１１、n+サブコレクタ領域１２、p+チャネ
ルストップ１１’、n-コレクタ領域１３、p+ベース領域
１４、およびn+エミッタ領域１５を含む。ＰＥＴはさら
に、SiO2層１６、誘電体層１７、高密度でｐ型にドーピ
ングされたポリシリコン層１８、SiO2層１９および１
９’、高密度でｎ型にドーピングされたポリシリコン層
２０、および金属化層２１、２２を含む。コレクタを接
触させる手段としては従来型のものを使用しているが、
この手段は図示されていない。エミッタ領域１５は、通
常、ポリシリコン層２０の形成に続いて、ポリシリコン
層２０内にドーパント原子を注入し、上層のポリシリコ
ン層２０から（シリコン基板１１内へ）ドーバント原子
を外部拡散させることによって形成される。
リコン本体）１１、n+サブコレクタ領域１２、p+チャネ
ルストップ１１’、n-コレクタ領域１３、p+ベース領域
１４、およびn+エミッタ領域１５を含む。ＰＥＴはさら
に、SiO2層１６、誘電体層１７、高密度でｐ型にドーピ
ングされたポリシリコン層１８、SiO2層１９および１
９’、高密度でｎ型にドーピングされたポリシリコン層
２０、および金属化層２１、２２を含む。コレクタを接
触させる手段としては従来型のものを使用しているが、
この手段は図示されていない。エミッタ領域１５は、通
常、ポリシリコン層２０の形成に続いて、ポリシリコン
層２０内にドーパント原子を注入し、上層のポリシリコ
ン層２０から（シリコン基板１１内へ）ドーバント原子
を外部拡散させることによって形成される。
【００２１】図１に示される型のＰＥＴ構造（または他
のＰＥＴ構造）は、本発明の方法によって製造可能であ
る。特に、酸化物層（SiO2層）１９にエミッタ形成用の
孔を設けた後、ポリシリコン層２０を形成する前に、イ
オン注入ステップを含む方法によって製造できる。約１
０13イオン／cm2 以上の量のイオンがシリコン本体の露
出した部分内に注入されることが有利であり、より少な
い量では、通常、有効な素子改良を行うことができな
い。さらに、望ましい実施例では、注入イオン量は１０
16イオン／cm2 を越えず、これより高密度では一般に過
飽和となる。すなわち、一般的に、望ましい注入イオン
量は、５×１０13〜２×１０15イオン／cm2の範囲であ
る。
のＰＥＴ構造）は、本発明の方法によって製造可能であ
る。特に、酸化物層（SiO2層）１９にエミッタ形成用の
孔を設けた後、ポリシリコン層２０を形成する前に、イ
オン注入ステップを含む方法によって製造できる。約１
０13イオン／cm2 以上の量のイオンがシリコン本体の露
出した部分内に注入されることが有利であり、より少な
い量では、通常、有効な素子改良を行うことができな
い。さらに、望ましい実施例では、注入イオン量は１０
16イオン／cm2 を越えず、これより高密度では一般に過
飽和となる。すなわち、一般的に、望ましい注入イオン
量は、５×１０13〜２×１０15イオン／cm2の範囲であ
る。
【００２２】イオン注入ステップは、注入されたイオン
が、実質的にシリコン本体の非常に薄い層、一般的に約
１０nmより薄い層内に制限されるように実行されること
が望ましい。通常、ビーム・エネルギーは、０．１〜５
keV の範囲であるが、この範囲外の値でも条件によって
は適切な結果が得られる。
が、実質的にシリコン本体の非常に薄い層、一般的に約
１０nmより薄い層内に制限されるように実行されること
が望ましい。通常、ビーム・エネルギーは、０．１〜５
keV の範囲であるが、この範囲外の値でも条件によって
は適切な結果が得られる。
【００２３】以下に、実際に行った実験例について説明
する。広域（エミッタウィンドウの寸法、１００×４０
０μｍ）ＰＥＴを、従来の ｎ+ （１００）配向、直径
４インチで、５μｍ、０．５Ωcmのｎ型エピタキシャル
層を有する単結晶シリコンウェハ上に形成した。ホトリ
ソグラフィ、エッチング、ポリシリコン成長、SiO2成
長、および金属化を含む多くのステップは、従来の方法
で行った。
する。広域（エミッタウィンドウの寸法、１００×４０
０μｍ）ＰＥＴを、従来の ｎ+ （１００）配向、直径
４インチで、５μｍ、０．５Ωcmのｎ型エピタキシャル
層を有する単結晶シリコンウェハ上に形成した。ホトリ
ソグラフィ、エッチング、ポリシリコン成長、SiO2成
長、および金属化を含む多くのステップは、従来の方法
で行った。
【００２４】ベースを、３０keV における二フッ化ホウ
素の注入によって形成した。この場合、二フッ化ホウ素
の注入量は、ベース内においてピークキャリヤ密度ｐ＝
１×１０18cm-3となるように選択した。次に、エミッタ
ウィンドウを、堆積したSiO2内に設けた。本発明による
境界面改良として、ＵＨＶ室内において、いくつかのエ
ミッタウィンドウを３keV のＡｓ2 +ビームに露光するス
テップを行った。
素の注入によって形成した。この場合、二フッ化ホウ素
の注入量は、ベース内においてピークキャリヤ密度ｐ＝
１×１０18cm-3となるように選択した。次に、エミッタ
ウィンドウを、堆積したSiO2内に設けた。本発明による
境界面改良として、ＵＨＶ室内において、いくつかのエ
ミッタウィンドウを３keV のＡｓ2 +ビームに露光するス
テップを行った。
【００２５】イオン・ビームは１．２×１０10イオン／
cm2・sとし、露光時間は１０14イオン／cm2の堆積が行
われるように決定した。堆積ステップの完了後、ウェハ
を希フッ化水素中に浸し、この直後に従来の低圧化学蒸
着（low pressurechemicalvapor deposition: LPCVD）
反応器内で、３００nmの厚さのポリシリコン層を堆積さ
せた。
cm2・sとし、露光時間は１０14イオン／cm2の堆積が行
われるように決定した。堆積ステップの完了後、ウェハ
を希フッ化水素中に浸し、この直後に従来の低圧化学蒸
着（low pressurechemicalvapor deposition: LPCVD）
反応器内で、３００nmの厚さのポリシリコン層を堆積さ
せた。
【００２６】続いて、周知の方法によるエミッタ・ヒ素
注入処理（１００keV,１×１０16cm-2）、アルゴン雰囲
気中における９００℃、３０分間のアニーリング、周知
の方法によるチタン／タングステンおよびアルミニウム
（５％シリコン）金属化処理を行い、これらによって、
それぞれ、エミッタ、ベース、およびコレクタへのオー
ミック・コンタクトを形成した。このようにして製造さ
れたＰＥＴ上でＤＣ測定を行った。図２は、その代表的
なデータを示す。
注入処理（１００keV,１×１０16cm-2）、アルゴン雰囲
気中における９００℃、３０分間のアニーリング、周知
の方法によるチタン／タングステンおよびアルミニウム
（５％シリコン）金属化処理を行い、これらによって、
それぞれ、エミッタ、ベース、およびコレクタへのオー
ミック・コンタクトを形成した。このようにして製造さ
れたＰＥＴ上でＤＣ測定を行った。図２は、その代表的
なデータを示す。
【００２７】コレクタ電流（ＩC ）とＶBE（ベース・エ
ミッタ電圧）との関係は曲線３０で示される。曲線３０
は、本発明によって（すなわち、エミッタ・ポリシリコ
ン層形成の前に、表面上または表面下の材料内にヒ素を
堆積して）製造されたＰＥＴと、従来技術によって（す
なわち、エミッタ・ポリシリコン層形成の前にヒ素堆積
を行わずに）製造されたＰＥＴとの両方におけるＩC 対
ＶBE関係を示す。本発明と従来技術による二つの素子
は、実質的に同一のＩC 対ＶBE関係を有している。この
ことは、従来の典型的な動作バイアス条件下において
は、本発明の処理がエミッタからベースへの電子の流れ
の減少を引き起こさないことを示している。
ミッタ電圧）との関係は曲線３０で示される。曲線３０
は、本発明によって（すなわち、エミッタ・ポリシリコ
ン層形成の前に、表面上または表面下の材料内にヒ素を
堆積して）製造されたＰＥＴと、従来技術によって（す
なわち、エミッタ・ポリシリコン層形成の前にヒ素堆積
を行わずに）製造されたＰＥＴとの両方におけるＩC 対
ＶBE関係を示す。本発明と従来技術による二つの素子
は、実質的に同一のＩC 対ＶBE関係を有している。この
ことは、従来の典型的な動作バイアス条件下において
は、本発明の処理がエミッタからベースへの電子の流れ
の減少を引き起こさないことを示している。
【００２８】曲線３１および３２は、それぞれ、従来技
術によって製造されたＰＥＴおよび本発明によって製造
されたＰＥＴのベース電流（ＩB）対ＶBE関係を示して
いる。この範囲内のあらゆるＶBE値について、後者のＰ
ＥＴは前者よりかなり低いＩB 値を有する。これは、全
てのバイアス範囲において、本発明の方法が、従来技術
による類似した素子と比較して、ベースからエミッタへ
のホールの流れを減少させ得ることを示している。この
場合、従来技術による”類似した”素子とは、本発明に
よる素子と同一の設計および同一の大きさを有し、ポリ
シリコン層の堆積に先立って原子種を堆積するステップ
を含まないこと以外は本発明の方法と同一の方法によっ
て製造された素子を意味する。
術によって製造されたＰＥＴおよび本発明によって製造
されたＰＥＴのベース電流（ＩB）対ＶBE関係を示して
いる。この範囲内のあらゆるＶBE値について、後者のＰ
ＥＴは前者よりかなり低いＩB 値を有する。これは、全
てのバイアス範囲において、本発明の方法が、従来技術
による類似した素子と比較して、ベースからエミッタへ
のホールの流れを減少させ得ることを示している。この
場合、従来技術による”類似した”素子とは、本発明に
よる素子と同一の設計および同一の大きさを有し、ポリ
シリコン層の堆積に先立って原子種を堆積するステップ
を含まないこと以外は本発明の方法と同一の方法によっ
て製造された素子を意味する。
【００２９】ＩC の増加を伴わない限り、どの程度のＩ
B の減少でも、実質的に有効であるが、５０％以上の減
少（図２に示す）は、非常に有効である。ＩE の増加を
伴わずにＩB を減少させる能力は、増加した電流利得
（ｈFE＝ＩC／ＩB）を有する素子、より高いベース・ド
ーピング・レベル、従ってより低いベース抵抗値を有す
る（従ってより高速動作が可能な）素子、またはこの二
者を結合した素子に置き換えることができる。なお、上
記の説明は、本発明の一実施例に関するものであり、こ
の技術分野の当業者であれば本発明の種々の変形例を考
え得るが、それらはいずれも本発明の技術的範囲に包含
される。
B の減少でも、実質的に有効であるが、５０％以上の減
少（図２に示す）は、非常に有効である。ＩE の増加を
伴わずにＩB を減少させる能力は、増加した電流利得
（ｈFE＝ＩC／ＩB）を有する素子、より高いベース・ド
ーピング・レベル、従ってより低いベース抵抗値を有す
る（従ってより高速動作が可能な）素子、またはこの二
者を結合した素子に置き換えることができる。なお、上
記の説明は、本発明の一実施例に関するものであり、こ
の技術分野の当業者であれば本発明の種々の変形例を考
え得るが、それらはいずれも本発明の技術的範囲に包含
される。
【００３０】
【発明の効果】以上説明したように、本発明において
は、ポリシリコン層の堆積に先立って原子種を堆積する
というＰＥＴの境界面処理の改良によって、例えば、電
流利得とエミッタ抵抗値を変化させずにベース抵抗値の
みを低減させることが可能となり、従って、一様に改良
された高い特性を有する素子を確実に実現可能なトラン
ジスタ（ＰＥＴ）の製造方法を提供することができる。
は、ポリシリコン層の堆積に先立って原子種を堆積する
というＰＥＴの境界面処理の改良によって、例えば、電
流利得とエミッタ抵抗値を変化させずにベース抵抗値の
みを低減させることが可能となり、従って、一様に改良
された高い特性を有する素子を確実に実現可能なトラン
ジスタ（ＰＥＴ）の製造方法を提供することができる。
【図１】典型的なＰＥＴ構造を示す断面図である。
【図２】本発明によって製造されたＰＥＴ素子および従
来技術による同様のＰＥＴ素子についての、コレクタ電
流およびベース電流とベース・エミッタ電圧との関係を
示すグラフである。
来技術による同様のＰＥＴ素子についての、コレクタ電
流およびベース電流とベース・エミッタ電圧との関係を
示すグラフである。
１０ ＰＥＴ １１ p-シリコン基板 １１’ p+チャネルストップ １２ n+サブコレクタ領域 １３ n-コレクタ領域 １４ p+ベース領域 １５ n+エミッタ領域 １６ ＳｉＯ2層 １７ 誘電体層 １８ 高濃度にｐ型にドーピングされたポリシリコン層 １９ ＳｉＯ2層 １９’ ＳｉＯ2層 ２０ 高濃度にｎ型にドーピングされたポリシリコン層 ２１ 金属化層 ２２ 金属化層 ３０ コレクタ電流（ＩC ）対ＶBE（ベースーエミッタ
電圧）曲線 ３１ 従来技術によるＰＥＴのベース電流（ＩB）対Ｖ
BE曲線 ３２ 本発明によるＰＥＴのベース電流（ＩB）対ＶBE
曲線
電圧）曲線 ３１ 従来技術によるＰＥＴのベース電流（ＩB）対Ｖ
BE曲線 ３２ 本発明によるＰＥＴのベース電流（ＩB）対ＶBE
曲線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレッグ エス ヒガシ アメリカ合衆国 07920 ニュージャージ ィ、バスキング リッジ ホワイトナック ロード 111 (72)発明者 バーラム ジャラリ−ファラーニ アメリカ合衆国 11550 ニューヨーク、 サウス ヘンプステッド、メープル アベ ニュー 1139 (72)発明者 クリッフォード エイ キング アメリカ合衆国 10003 ニューヨーク、 ニューヨーク、サード アベニュー 111、 アパートメント ９ フロアー (56)参考文献 特開 昭50−10575（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 ａ）主表面を有する単結晶シリコン本体
（１１）を供給するステップと、 ｂ）前記シリコン本体（１１）内に第一伝導型の第一領
域（１３）を形成するステップと、 ｃ）前記シリコン本体内に、前記第一領域（１３）と接
触して第一伝導型と反対の第二伝導型の領域（１４）を
形成するステップと、 ｄ）誘電体層（１９）を主表面上に堆積し、前記誘電体
層（１９）を、第二の伝導型の領域（１４）の一部が露
出するようにパターニングするステップと、 ｅ）ポリシリコン層（２０）を、このポリシリコン層
（２０）が実質的に前記露出部分を覆うように堆積し、
前記ポリシリコン層（２０）内に、第一伝導性を誘起可
能な種類のドーパント原子を導入するステップと、 ｆ）前記の少なくとも一部のドーパント原子を、前記ポ
リシリコン層（２０）から移動させて、前記第二の伝導
型の領域（１４）内に第一の伝導型の第二の領域（１
５）を形成するステップと、 を有するトランジスタの製造方法において、ｇ） 前記ステップ（ｅ）に先立ち、前記露出部分を、エ
ネルギー範囲０．１〜５keV のイオン・ビームを使用し
て、前記露出部分におけるイオンの面密度が１０13原子
／cm2 以上、１０16原子／cm2 以下となるように、イオ
ン注入するステップを実行することを特徴とするトラン
ジスタの製造方法。 - 【請求項２】 面密度が、５×１０13〜２×１０15原子
／cm2 の範囲であることを特徴とする請求項１記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US567835 | 1984-01-03 | ||
| US07/567,835 US5096840A (en) | 1990-08-15 | 1990-08-15 | Method of making a polysilicon emitter bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233737A JPH04233737A (ja) | 1992-08-21 |
| JPH0770543B2 true JPH0770543B2 (ja) | 1995-07-31 |
Family
ID=24268836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226328A Expired - Fee Related JPH0770543B2 (ja) | 1990-08-15 | 1991-08-13 | トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5096840A (ja) |
| EP (1) | EP0472328B1 (ja) |
| JP (1) | JPH0770543B2 (ja) |
| DE (1) | DE69124871T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5420050A (en) * | 1993-12-20 | 1995-05-30 | United Technologies Corporation | Method of enhancing the current gain of bipolar junction transistors |
| US6087683A (en) * | 1998-07-31 | 2000-07-11 | Lucent Technologies | Silicon germanium heterostructure bipolar transistor with indium doped base |
| CN102315121A (zh) * | 2010-07-02 | 2012-01-11 | 上海镭芯微电子有限公司 | 高频晶体管的制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5630704B2 (ja) * | 1973-05-24 | 1981-07-16 | ||
| JPS60175417A (ja) * | 1984-02-20 | 1985-09-09 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| EP0166923A3 (en) * | 1984-06-29 | 1987-09-30 | International Business Machines Corporation | High performance bipolar transistor having a lightly doped guard ring disposed between the emitter and the extrinsic base region |
| EP0255882A3 (de) * | 1986-08-07 | 1990-05-30 | Siemens Aktiengesellschaft | npn-Bipolartransistor mit extrem flachen Emitter/Basis-Strukturen und Verfahren zu seiner Herstellung |
| JPS6445166A (en) * | 1987-08-14 | 1989-02-17 | Toshiba Corp | Manufacture of semiconductor device |
| US4818711A (en) * | 1987-08-28 | 1989-04-04 | Intel Corporation | High quality oxide on an ion implanted polysilicon surface |
| JPS6485019A (en) * | 1987-09-26 | 1989-03-30 | Hayashibara Takeshi | Method for cultivating plant |
| JPH01147829A (ja) * | 1987-12-04 | 1989-06-09 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-08-15 US US07/567,835 patent/US5096840A/en not_active Expired - Lifetime
-
1991
- 1991-08-08 DE DE69124871T patent/DE69124871T2/de not_active Expired - Fee Related
- 1991-08-08 EP EP91307278A patent/EP0472328B1/en not_active Expired - Lifetime
- 1991-08-13 JP JP3226328A patent/JPH0770543B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0472328A2 (en) | 1992-02-26 |
| DE69124871D1 (de) | 1997-04-10 |
| EP0472328B1 (en) | 1997-03-05 |
| US5096840A (en) | 1992-03-17 |
| EP0472328A3 (en) | 1992-03-04 |
| DE69124871T2 (de) | 1997-09-25 |
| JPH04233737A (ja) | 1992-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |