JPS61105870A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS61105870A JPS61105870A JP22828584A JP22828584A JPS61105870A JP S61105870 A JPS61105870 A JP S61105870A JP 22828584 A JP22828584 A JP 22828584A JP 22828584 A JP22828584 A JP 22828584A JP S61105870 A JPS61105870 A JP S61105870A
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Classifications
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ガラス基板を用いた薄膜トランジスタの製造
方法に関する。
方法に関する。
従来、ガラス基板上に薄膜トランジスタを作製する場合
には、熱酸化法によるゲート絶縁膜を用いることはでき
ないために、一般にＣＶＤ（化学的気相成長）法あるい
は、スパッタ法などの絶縁膜を堆積する方法を用いるの
が一般的である。例えば特許出願公開昭５９−２２８６
５に述べられている。従来方法を第２図に示す。同図（
ａ）のように透明絶縁基板１６に半導体薄膜１７を堆積
させ島状にパターニングし、ゲート絶縁膜１８をＣＶＤ
法あるいはスパッタ法で堆積させ、ゲート電極１９を形
成する。次いで同図（ｂ）に示すようにゲート電極１９
をマスクとし、■族またはＶ族の不純物原子をイオン注
入し、前記半導体薄膜１７中にソース領域側及びドレイ
ン領域２１を形成する。２２はイオンビームを示す。続
いて同図（、ｌｉ）に示すように層間絶縁膜器を堆積さ
せて、コンタクトホールをあは、ソース電極冴及びドレ
イン電極５を形成する。以上述べたように、フォト４工
程で作製される。
には、熱酸化法によるゲート絶縁膜を用いることはでき
ないために、一般にＣＶＤ（化学的気相成長）法あるい
は、スパッタ法などの絶縁膜を堆積する方法を用いるの
が一般的である。例えば特許出願公開昭５９−２２８６
５に述べられている。従来方法を第２図に示す。同図（
ａ）のように透明絶縁基板１６に半導体薄膜１７を堆積
させ島状にパターニングし、ゲート絶縁膜１８をＣＶＤ
法あるいはスパッタ法で堆積させ、ゲート電極１９を形
成する。次いで同図（ｂ）に示すようにゲート電極１９
をマスクとし、■族またはＶ族の不純物原子をイオン注
入し、前記半導体薄膜１７中にソース領域側及びドレイ
ン領域２１を形成する。２２はイオンビームを示す。続
いて同図（、ｌｉ）に示すように層間絶縁膜器を堆積さ
せて、コンタクトホールをあは、ソース電極冴及びドレ
イン電極５を形成する。以上述べたように、フォト４工
程で作製される。
しかしながら、従来の方法では、ゲート絶縁膜も半導体
薄膜上に堆積させるだけなので、その界面単位や、欠陥
準位は非常に多い。界面準位が多いために、トランジス
タの７ｔｈ（スレッシュホルド電圧）が高い。さらに欠
陥準位が電子や正孔をトラップするためにデバイスとし
ての安定性力・び信頼性が低下する。
薄膜上に堆積させるだけなので、その界面単位や、欠陥
準位は非常に多い。界面準位が多いために、トランジス
タの７ｔｈ（スレッシュホルド電圧）が高い。さらに欠
陥準位が電子や正孔をトラップするためにデバイスとし
ての安定性力・び信頼性が低下する。
また、半導体薄膜の膜厚が、ソース領域、ドレイン領域
、チャネル領域にわたってすべて同一である。従って、
トランジスタのＯＦＦ電流を低けるために半導体薄膜を
薄くすると、ソース電極及びドレイン電極とソース領域
及びドレイン領域とのコンタクト抵抗が増大してしまう
。一方、該コンタクト抵抗を低減するために半導体薄膜
の膜厚を厚くすると、逆にＯＦＦ電流が増大し、どちら
にしろ９Ｎ１０ＦＦ比（ＯＮ電流とＯＦＦ電流の比）を
大きくすることができないという欠点を有する。
、チャネル領域にわたってすべて同一である。従って、
トランジスタのＯＦＦ電流を低けるために半導体薄膜を
薄くすると、ソース電極及びドレイン電極とソース領域
及びドレイン領域とのコンタクト抵抗が増大してしまう
。一方、該コンタクト抵抗を低減するために半導体薄膜
の膜厚を厚くすると、逆にＯＦＦ電流が増大し、どちら
にしろ９Ｎ１０ＦＦ比（ＯＮ電流とＯＦＦ電流の比）を
大きくすることができないという欠点を有する。
本発明の薄膜トランジスタの製造方法は、ガラス基板上
に、島状に半導体薄膜を形成する工程とゲート絶縁膜を
堆積させる工程と、チャネル領域を構成する界面に酸素
原子をイオン注入する工程とリフトオフ法によりゲート
電極を形成する工程と前記ゲート電極をマスクとし、■
族あるいはＶ族の不純物原子をイオン注入して、ソース
領域及びドレイン領域を形成する工程から成ることを特
徴とする。
に、島状に半導体薄膜を形成する工程とゲート絶縁膜を
堆積させる工程と、チャネル領域を構成する界面に酸素
原子をイオン注入する工程とリフトオフ法によりゲート
電極を形成する工程と前記ゲート電極をマスクとし、■
族あるいはＶ族の不純物原子をイオン注入して、ソース
領域及びドレイン領域を形成する工程から成ることを特
徴とする。
第１図に、半導体薄膜として多結晶シリコンを用いた場
合の実施例を示す。第１図（Ｇ）において、ガラス基板
１上に、多結晶シリコン膜２を堆積させ島状にパターニ
ングする。その上にゲート酸化膜５ｉ０２３を堆積させ
る。該ゲート酸化膜の堆積方法としては、ＣＶＤ法ある
いはプラズマＣＶＤ法あるいはスパッタ法などのように
生成温度の低い（約６００℃以下）方法を採用する。こ
れは前記ガラス基板（コーニング７０５９など）の伸び
あるいはソリを防ぐためである。次に同図（ｂ）に示す
ようにレジスト４を形成する。続いて、同図（Ｃ）に示
すように、前記レジスト４をマスクとし、多結晶シリコ
ン膜２中のチャネル領域を構成する４一 部分にイオン打込み法により酸素原子を注入する。
合の実施例を示す。第１図（Ｇ）において、ガラス基板
１上に、多結晶シリコン膜２を堆積させ島状にパターニ
ングする。その上にゲート酸化膜５ｉ０２３を堆積させ
る。該ゲート酸化膜の堆積方法としては、ＣＶＤ法ある
いはプラズマＣＶＤ法あるいはスパッタ法などのように
生成温度の低い（約６００℃以下）方法を採用する。こ
れは前記ガラス基板（コーニング７０５９など）の伸び
あるいはソリを防ぐためである。次に同図（ｂ）に示す
ようにレジスト４を形成する。続いて、同図（Ｃ）に示
すように、前記レジスト４をマスクとし、多結晶シリコ
ン膜２中のチャネル領域を構成する４一 部分にイオン打込み法により酸素原子を注入する。
この場合、ゲート酸化膜８を通して酸素原子をイオン注
入することになるので、イオン注入により形成されるＳ
ｉＯ２層と、堆積により形成された前記ゲート酸化膜８
との間にｓ７層が残らないようにイオン打込み条件を設
定しなければならない。
入することになるので、イオン注入により形成されるＳ
ｉＯ２層と、堆積により形成された前記ゲート酸化膜８
との間にｓ７層が残らないようにイオン打込み条件を設
定しなければならない。
このようにして多結晶シリコン膜２中に、新しい界面５
が形成される。図中６は酸素のイオンビームを示してい
る。続いて、同図（めに示すようにレジスト４を残した
状態でゲート電極を構成する材料７と８と９を堆積させ
る。該ゲート電極材料としてはＩＴＯ（透明導電膜）あ
るいはアルミニウムなどの低抵抗材料を用いる。耐熱性
の優れたレジストを使うことができれば、多結晶シリコ
ン膜をゲート電極として用いることもできる。次に前記
レジスト４を剥離し、リフトオフ法によってゲート電極
９を形成する。このようにして同図（ｅ）に示すような
構造となる。次に同図のに示すように前記ゲート電極９
をマスクとして■族（ボロン）あるいは■族（リン、ヒ
素など）不純物原子をイオン注入し、ソース領域１０及
びドレイン領域１１を形成する。図中１２は不純物原子
のイオンビームを示す。ここでイオン打込みによるダメ
ージが考えられる場合には、レーザ−７ニールあるいは
電子ビームアニールなどの処理を行なう。たソしガラス
基板が損傷を受けないように、ガラス基板をあらかじめ
酸化膜でコーディングしておいたほうがよい。最後に同
図ω）に示すように層間絶縁膜１３を堆積させ、コンタ
クトホールをあけて、ソース電極１４及びドレイン電極
１５を形成する。
が形成される。図中６は酸素のイオンビームを示してい
る。続いて、同図（めに示すようにレジスト４を残した
状態でゲート電極を構成する材料７と８と９を堆積させ
る。該ゲート電極材料としてはＩＴＯ（透明導電膜）あ
るいはアルミニウムなどの低抵抗材料を用いる。耐熱性
の優れたレジストを使うことができれば、多結晶シリコ
ン膜をゲート電極として用いることもできる。次に前記
レジスト４を剥離し、リフトオフ法によってゲート電極
９を形成する。このようにして同図（ｅ）に示すような
構造となる。次に同図のに示すように前記ゲート電極９
をマスクとして■族（ボロン）あるいは■族（リン、ヒ
素など）不純物原子をイオン注入し、ソース領域１０及
びドレイン領域１１を形成する。図中１２は不純物原子
のイオンビームを示す。ここでイオン打込みによるダメ
ージが考えられる場合には、レーザ−７ニールあるいは
電子ビームアニールなどの処理を行なう。たソしガラス
基板が損傷を受けないように、ガラス基板をあらかじめ
酸化膜でコーディングしておいたほうがよい。最後に同
図ω）に示すように層間絶縁膜１３を堆積させ、コンタ
クトホールをあけて、ソース電極１４及びドレイン電極
１５を形成する。
なお、実施例では信頼性の良い多結晶シリコン膜を用い
た場合について説明したが、非晶質シリコン膜を用いた
場合にも、本発明は同様に応用することができる。また
、同図（１７）に述べた層間絶縁膜１３は必要なければ
形成しなくてもよい。
た場合について説明したが、非晶質シリコン膜を用いた
場合にも、本発明は同様に応用することができる。また
、同図（１７）に述べた層間絶縁膜１３は必要なければ
形成しなくてもよい。
このように本発明は、酸素のイオン注入により多結晶シ
リコン膜中に界面を形成しているので、界面準位や欠陥
密度は非常に少ない。従ってトランジスタのｖｔｈを低
くおさえることができる。
リコン膜中に界面を形成しているので、界面準位や欠陥
密度は非常に少ない。従ってトランジスタのｖｔｈを低
くおさえることができる。
さらに界面のトラップ準位が小さいのでトランジスタ特
性の安定性を向上させることができ、デバイスの信頼性
改善に大きな役割りをはたす。しい為も低温プロセス（
約６００℃以下）で作製する（二とができるので、高温
加熱により生じる欠陥（オ、、を層欠陥や転位など）を
考慮する必要がまったくない。さらには低コスト化、基
板の大面積化も可能となる。
性の安定性を向上させることができ、デバイスの信頼性
改善に大きな役割りをはたす。しい為も低温プロセス（
約６００℃以下）で作製する（二とができるので、高温
加熱により生じる欠陥（オ、、を層欠陥や転位など）を
考慮する必要がまったくない。さらには低コスト化、基
板の大面積化も可能となる。
また本発明ではイオン打込みによりゲート酸化膜を形成
するのでゲート酸化膜厚の制御性が改善される。さらに
酸累のイオン注入条件を任意に設定することにより、チ
ャネル領域の多結晶シリコン膜厚を、ソース領域及びド
レイン領域の多結晶シリコン膜厚よりも制御性良く薄く
することができる。このようにソース領域及びドレイン
領域の膜厚は厚く、チャネル領域の膜厚は薄くできるの
で、薄膜トランジスタのＯＦＦ電流は低減され、ソース
領域及びドレイン領域とソース電極及びドレイン電極と
のコンタクト抵抗は低減される。従って、０Ｎ１０ＦＦ
比が増大される。
するのでゲート酸化膜厚の制御性が改善される。さらに
酸累のイオン注入条件を任意に設定することにより、チ
ャネル領域の多結晶シリコン膜厚を、ソース領域及びド
レイン領域の多結晶シリコン膜厚よりも制御性良く薄く
することができる。このようにソース領域及びドレイン
領域の膜厚は厚く、チャネル領域の膜厚は薄くできるの
で、薄膜トランジスタのＯＦＦ電流は低減され、ソース
領域及びドレイン領域とソース電極及びドレイン電極と
のコンタクト抵抗は低減される。従って、０Ｎ１０ＦＦ
比が増大される。
また、ゲート電極はリフトオフ法により形成されるので
フォト工程が増えることな〈従来方法と同様に、フォト
４工程で作製できる。
フォト工程が増えることな〈従来方法と同様に、フォト
４工程で作製できる。
このように、本発明は、■ｔんが小さく、ＯＮ／ ＯＦ
Ｆ比が大きく、動作速度の速い薄膜トランジスタをガ
ラス基板上に実現し、しかも、その信頼性を向上させて
フォト４工程で作製する方法を提供するものである。
Ｆ比が大きく、動作速度の速い薄膜トランジスタをガ
ラス基板上に実現し、しかも、その信頼性を向上させて
フォト４工程で作製する方法を提供するものである。
第１図（、ｚ）〜ω）は本発明の製造方法を示す工程図
であり、第２図＜ａ）〜（Ｃ）は従来の製造方法を示す
工程図である。 １・・・ガラス基板 ２・−・多結晶シリコン膜 ８・・・ゲート酸化膜 ４・ｅ・レジスト ５・・ψ界面
であり、第２図＜ａ）〜（Ｃ）は従来の製造方法を示す
工程図である。 １・・・ガラス基板 ２・−・多結晶シリコン膜 ８・・・ゲート酸化膜 ４・ｅ・レジスト ５・・ψ界面
Claims (1)
- ガラス基板上に、島状に半導体薄膜を形成する工程と、
ゲート絶縁膜を堆積させる工程と、チャネル領域を構成
する界面に酸素原子をイオン注入する工程と、リフトオ
フ法によりゲート電極を形成する工程と、前記ゲート電
極をマスクとし、III族あるいはＶ族の不純物原子をイ
オン注入して、ソース領域及びドレイン領域を形成する
工程を含むことを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22828584A JPS61105870A (ja) | 1984-10-30 | 1984-10-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22828584A JPS61105870A (ja) | 1984-10-30 | 1984-10-30 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61105870A true JPS61105870A (ja) | 1986-05-23 |
Family
ID=16874074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22828584A Pending JPS61105870A (ja) | 1984-10-30 | 1984-10-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61105870A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5702960A (en) * | 1994-02-25 | 1997-12-30 | Samsung Electronics Co., Ltd. | Method for manufacturing polysilicon thin film transistor |
| US6214684B1 (en) * | 1995-09-29 | 2001-04-10 | Canon Kabushiki Kaisha | Method of forming a semiconductor device using an excimer laser to selectively form the gate insulator |
| US6391701B1 (en) | 1999-05-18 | 2002-05-21 | Nec Corporation | Semiconductor device and process of fabrication thereof |
| EP1533838A2 (en) * | 2003-11-24 | 2005-05-25 | Samsung SDI Co., Ltd. | Method for manufacturing transistor and image display device using the same |
| US20160315200A1 (en) * | 2015-04-21 | 2016-10-27 | Incheon University Industry Academic Cooperation Foundation | Method of manufacturing amorphous igzo tft-based transient semiconductor |
| CN110265303A (zh) * | 2019-06-12 | 2019-09-20 | 深圳市华星光电半导体显示技术有限公司 | 一种显示面板的制作方法 |
-
1984
- 1984-10-30 JP JP22828584A patent/JPS61105870A/ja active Pending
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