JPS5831591B2 - 任意位置へのパタ−ン表示方式 - Google Patents

任意位置へのパタ−ン表示方式

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Publication number
JPS5831591B2
JPS5831591B2 JP51160260A JP16026076A JPS5831591B2 JP S5831591 B2 JPS5831591 B2 JP S5831591B2 JP 51160260 A JP51160260 A JP 51160260A JP 16026076 A JP16026076 A JP 16026076A JP S5831591 B2 JPS5831591 B2 JP S5831591B2
Authority
JP
Japan
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pattern
register
written
address
old
Prior art date
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Expired
Application number
JP51160260A
Other languages
English (en)
Other versions
JPS53111244A (en
Inventor
喬之 千葉
利彦 大場
忠夫 竪月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS53111244A publication Critical patent/JPS53111244A/ja
Publication of JPS5831591B2 publication Critical patent/JPS5831591B2/ja
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Description

【発明の詳細な説明】 本発明は任意位置へのパターン表示方式に係り、特に1
文字を表示するに割当てられた表示範囲を越えて文字を
表示できる任意位置へのパターン表示方式に係る。
漢字ディスプレイの表示においては、CRT画面を構成
する1024X1024個のドツトを適当に光らせて文
字や線等を表示する。
さて、上記1024X1024ドツトは内部の画面メモ
リ(リフレッシュメモリ)に対応しており、このうち3
2X32ドツトで1文字が構成されている。
しかるに1行に32文字を表示するときは文字の区切り
目とメモリの区切り目とが合い。
キャラクタ・ジェネレータからのパターンはリフレッシ
ュメモリのワード(32ビツト構成)単位のアドレスを
指定することにより簡単に該メモリに書込むことができ
る。
即ち、文字を予じめ定めた領域に固定されたフォーマッ
トで表示させるのは簡単である。
ところで漢字を固定されたフォーマットでたく自由た位
置に表示したい場合があるが、従来の方式即ちCGから
のデータを直接リフレッシュメモリに書込む方式ではこ
のような要求を実現できなかった。
本発明はか−る点に鑑み任意の位置に文字を表示できる
表示方式を提供することを目的としており、この目的は
本発明に於ては画面メモリの指定アドレスに所定のパタ
ーンを書込み、しかる後該パターンを読出して表示する
表示装置において、前記画面メモリにパターンを書込む
に先立って、該パターンをnツー1分(n≧2)のシフ
トレジスタに入力し、ついで所定ビットだけシフトした
後1ワードづつパターンを前記画面メモリに書込む任意
位置へのパターン表示方式により達成される。
以下、本発明を図面に従って詳細に説明する。
第1図は本発明の詳細な説明する図であり1は2ワード
(32X2ビツト)分のシフトレジスタ(加工レジスタ
という)。
斜線部2はキャラクタジェネレータ(CGという)より
読出され1ワ一ド分のパターン(更新パターンという)
の格納位置、3は前記CGより読出された更新パターン
を書込むべきリフレッシュメモリのアドレスをAn。
An+1とするとき、該リフレッシュメモリのアドレス
An、An+1 より読出したパターン(以後旧パター
ンという)を格納する2ワ一ド分のシフトレジスタ(以
後オールドレジスタという)、4は2ワ一ド分のマスク
レジスタであり、斜線部5は新パターンを書込む位置を
示す。
CGより読出された1ワ一ド分のパターンはまず加工レ
ジスタ1の1〜32ビツトに格納される。
次いで、後述の如くシフトすべきビット数が指令されて
いるから、該指令に基づき指定ビット数(nビット)前
記パターンをシフトする。
しかるにシフトした後の新パターンの位置はb図の斜線
の如くなる。
次に、該パターンを書込むべきリフレッシュメモリのア
ドレスAn、An+1よりそれぞれ旧パターンを読出し
オールドレジスタ3に記憶する。
一方、マスクレジスタ4には予じめ1〜32ビツトにu
V″が書込まれており、前記加工レジスタ1のパターン
のシフトと同期して該at 1pyは右へnビットシフ
トされdの状態となっている。
上記処理が行われて後、新パターンの画面メモリへの書
込若しくは旧パターンと新パターンの重な書きが行われ
る。
(1)更新書込み 更新書込みは新パターンが書込まれる位置の旧パターン
を沫消して新パターンをその位置に書込むもので、オー
ルドレジスタ3の内容のうち、マスクレジスタ4の斜線
部に対応する内容(n+1〜32+nビツトの内容)を
クリアすると共にこれと加工レジスタの内容とを□ツク
スしてリフレッシュメモリのAn、An+7n+7番地
する。
(2)重ね書き 重ね書キは新、旧パターンをミックスして書込む方式で
、加工レジスタ1の内容とオールドレジスタ3の内容と
をミックスして即ち、加工、オールドレジスタのそれぞ
れの1〜32ビツトの内容をミックスしてAn番地に、
33〜64ビツトの内容をミックスしてAn+1にそれ
ぞれ格納することにより行われる。
第2図は本発明の実施例であり、1,3.4はそれぞれ
第1図の加工レジスタ、オールドレジスタ、マスクレジ
スタ;6は制御部;7は制御部から出力されたアドレス
信号Anを一時的に格納するアドレスバッファ;8はリ
フレッシュカウンタ;9はアドレスバッファとリフレッ
シュカウンタのいずれか一方の内容をアドレスレジスタ
10にセットするゲート:10はアドレスレジスタ:1
1は画面メモリ;12は加工レジスタ、オールドレジス
タ、マスクレジスタ及び制御部6からの制御信号RW1
0Lを受は所定パターンをレジスタ13にセットするマ
ルチプレクサ;13はレジスタである。
制御回路6には図示しないコントローラよりパターン書
込アドレスとビット処理情報と更新書き/重ね書き指令
情報とが入力される。
こ!で、ビット処理情報はシフトすべきビット数を示し
、任意位置へパターンを表示するための信号である。
一方、加工レジスタ101〜32ビツトにはCGより発
生した32ビツトの文字パターンが格納される。
この状態で制御回路6はまず前記書込アドレスAnをア
ドレスバッファ7に送出する。
書込時、ゲート9はアドレスバッファの内容Anを通過
せしめるように働らき、従って該書込アドレスAnはア
ドレスレジスタ10にセットされる。
書込アドレスがセットされkば制御回路6の制御のもと
に画面メモリ110An番地の旧パターンが読出されオ
ールドレジスタ3の1〜32ビツトに格納される。
ついで、アドレスレジスタ10の内容は1歩進し、同様
にAn+1番地の旧パターンを読出しこれをオールドレ
ジスタ3033〜64ビツトに格納する。
上記旧パターンの読出しが終ると、制御回路6は入力さ
れたビット処理情報に基づきシフト信号SSを発生し加
工レジスタ1とマスクレジスタ4の内容を所定ビットだ
けシフトせしめる。
これと共に更新書込みの場合には更新書込信号RWを、
又重ね書の場合には重ね書信号OLがマルチプレクサ1
1に送出され、該重ね書き若しくは更新書込信号に基づ
き加工レジスタ、オールドレジスタ、マスクレジスタの
1〜32ビツトの内容を混合しテ所定のパターンをレジ
スタ12にセットスル。
その後該レジスタにセットされたパターンは制御回路5
の制御のもとに画面メモ1月0のAn番地に書込まれる
つづいて33〜64ビツトのパターンが同様にレジスタ
12にセットされ画面メモリAn千1番地に書込まれ任
意位置への文字パターンの書込が終了する。
以上、本発明によれば文字パターンを画面メモリの任意
の位置に書込むことができ、従って画面上の任意の位置
に表示せしめることができ融通性のあるディスプレイ装
置を提供できる。
尚、表示位置を変える必要のない時はビット処理情報を
与えず、更新指令とアドレス信号を制御回路6に与えれ
ば全く同様に文字パターンを画面メモリに書込むことが
できる。
【図面の簡単な説明】
第1図は本発明の原理図、第2図は本発明の1実施例の
ブロック図である。 図中、1は加工レジスタ、3はオールドレジスタ、4は
マスクレジスタ、6は制御回路、10は画面メモリであ
る。

Claims (1)

    【特許請求の範囲】
  1. 1 画面メモリの指定アドレスに所定のパターンを書込
    み、しかる後該パターンを読出して表示する表示装置に
    おいて、前記画面メモリに書込むベキ新パターンを記憶
    するnツー1分の第1のシフトレジスタと、該新パター
    ンが書込まれる画面メモリのアドレスの旧パターンを読
    出し記憶するnツー1分の第2のシフトレジスタと、新
    パターンを書込むべき範囲を示すnツー1分の第3のシ
    フトレジスタとを有し、前記第1のシフトレジスタを所
    定ビットシフトした後、該第1のシフトレジスタの内容
    と第2のシフトレジスタのうち第3のシフトレジスタの
    指定する範囲外の内容とを合成し、1ワードづつ前記画
    面メモリに書込むことを特徴とする任意位置へのパター
    ン表示方式。
JP51160260A 1976-12-29 1976-12-29 任意位置へのパタ−ン表示方式 Expired JPS5831591B2 (ja)

Priority Applications (1)

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JP51160260A JPS5831591B2 (ja) 1976-12-29 1976-12-29 任意位置へのパタ−ン表示方式

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JP51160260A JPS5831591B2 (ja) 1976-12-29 1976-12-29 任意位置へのパタ−ン表示方式

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Publication Number Publication Date
JPS53111244A JPS53111244A (en) 1978-09-28
JPS5831591B2 true JPS5831591B2 (ja) 1983-07-07

Family

ID=15711149

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JP51160260A Expired JPS5831591B2 (ja) 1976-12-29 1976-12-29 任意位置へのパタ−ン表示方式

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JPS53111244A (en) 1978-09-28

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