JP2954589B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は文字や図形等の画素データを処理する情報処
理装置に係り、特にワードプロセツサやパーソナルコン
ピユータ等で用いられているCRTや液晶による表示ある
いはプリンタによつて記録紙に記録する装置における文
字や図形等の表示データをグラフイツクメモリ上で高速
に読出し書込みを行ない、かつ、高速に変更を行なうた
めの読出し書込み表示制御に関する。 〔従来の技術〕 近年、日本語ワードプロセツサやパーソナルコンピユ
ータ等では、CRTや液晶表示画面に文字や図形等を表示
するために、表示内容の自由度が大きい、表示画素の１
ドツトに１ビツトの記憶要素が対応するグラフイツクメ
モリを用いたビツトマツプ表示方式を採用した表示装置
が多く用いられるようになつてきた。 ビツトマツプ表示方式の欠点は、１表示画面分の表示
画像を１ドツト対応でグラフイツクメモリに書込まなけ
ればならず表示内容変更速度が遅いこと、そして表示内
容を頻繁に変更する場合はこの書込み処理を制御するプ
ロセツサ（以下CPUという）の負荷が増加して他の制御
のための処理が遅れることである。 このために、グラフイツクメモリへの表示データの書
込み処理を高速化し、しかもこの処理のためのCPUの負
荷を低減する方法が提案されている。特開昭60−260989
号公報に記載された表示方式は、書込み（更新）データ
のグラフイツクメモリへの書込みの際のビツトシフト処
理や背景データとの合成処理においてCPUの負荷を軽減
する方式を提案するものである。 〔発明が解決しようとする問題点〕 しかしながら上記従来の表示方式は、合成のための表
示データをグラフイツクメモリから読出すためや合成後
の表示データをグラフイツクメモリへ書込むためのメモ
リアクセス方法、また、表示変更のための書込みデータ
量の低減方法およびグラフイツクメモリのうち表示画像
データ用メモリとして使用されないメモリの有効利用方
法について考慮していなかつた。 例えば、画面書替時の画像のちらつきを防止するため
にタイムシエアリング方式によるグラフイツクメモリへ
のアクセス方式を採用する装置において、画面が1024ド
ツト×512ドツトの場合、最低16ビツト幅構成のグラフ
イツクメモリが必要となる。64キロビツト×４ビツト構
成のDRAMを４個用いて１つのグラフイツクメモリを構成
すると、グラフツクメモリは128キロバイトの容量を持
つことになる。ところが、表示画面の容量は64キロバイ
トであるので、残りの64キロバイトのグラフイツクメモ
リの部分は表示画像データ用としては利用されないこと
になる。 さらに、従来の表示データ処理方法では、画面のスク
ロール処理においては画面全体のデータの書替え処理が
必要であり、この時にビツトシフトによつて語境界を越
えたデータを更新対象とする場合には、このデータのた
めに複数回の書込み処理を必要とし、処理スピードが遅
くなってしまうという問題を有していた。 従つて本発明の目的は、グラフイツクメモリのデータ
更新処理の高速化とグラフイツクメモリの有効活用をは
かることにある。 〔問題点を解決するための手段〕 本発明は、この目的を達成するため、表示装置と、該
表示装置が動作するためのプログラムやデータを記憶す
るプログラムメモリと、語単位のデータおよび該データ
の転送位置を示す語アドレスを発生するデータ転送手段
と、前記プログラムメモリとは別に設けられたグラフィ
ックメモリと、前記表示装置へ画面表示するために前記
グラフィックメモリからデータを読出すためのアドレス
を発生する表示アドレス発生部と、前記データ転送手段
および表示アドレス発生部とグラフィックメモリの間に
接続され、該グラフィックメモリに記憶するデータを書
込む書込み手段と該グラフィックメモリに記憶されてい
るデータを読出す読出し手段とを含むグラフィックメモ
リ制御回路とを備えた情報処理装置において、前記グラ
フィックメモリ制御回路は、前記グラフィックメモリを
画面表示領域とCPUデータ領域に分割する境界が設定さ
れるグラフィックメモリ境界設定回路と、前記画面表示
領域に対する前記データ転送手段からのアドレスをラス
タスキャン方向に変化する横アドレスまたはラスタ順方
向に変化する縦アドレスに変換する第１のアドレス変換
手段と、前記CPUデータ領域に対する前記データ転送手
段からのアドレスを、第１のアドレス変換手段によるア
ドレス変換と独立して、ラスタスキャン方向に変化する
横アドレスに固定して変換する第２のアドレス変換手段
と、前記画面表示領域を更に複数に分割してその１つを
ループ状にアドレスして指定されたメモリブロック内で
ラウンドアップスクリーンを構成するように前記表示ア
ドレス発生部からのアドレスを変換する第３のアドレス
変換手段を備え、画面スクロール時には新たに表示する
データのみを書替えると共に画面表示開始アドレスを変
更するようにしたことを特徴とする。 〔作用〕 グラフィックメモリ境界設定回路にはグラフィックメ
モリを画面表示領域とCPUデータ領域に分割して使用す
る境界が設定され、これにより該グラフィックメモリは
表示装置の画面表示用データ格納領域の他、CPUデータ
格納領域にも利用でき、該グラフィックメモリを有効に
活用することができる。 そして第１のアドレス変換手段は、画面表示領域に対
応するグラフィックメモリのアドレスの変化の方向を横
アドレスと縦アドレスに変え、第２のアドレス変換手段
は、CPUデータ領域に対応するグラフィックメモリのア
ドレスの変化の方向を第１のアドレス変換手段によるア
ドレス変換と独立して横アドレスに固定しているので、
画面表示領域に対するデータ転送手段からの表示データ
格納処理とCPUデータ領域に対するデータ格納処理を高
速化することができる。 更に第３のアドレス変換手段は、下面表示領域を更に
複数に分割してその１つをループ状にアドレスしてラウ
ンドアップスクリーンを構成するように表示アドレス発
生部からのアドレスを変換するので、画面スクロールは
新しい領域の描画処理だけでよく、従ってデータ転送手
段によるデータ更新処理負荷を軽減する。 〔実施例〕 以下、本発明の一実施例を図面により説明する。 本発明になる表示装置は第２図のごとく、表示装置の
制御を行ない１バイトを単位として周辺のメモリ等とデ
ータの交換を行なうCPU100と、表示装置が動作するため
のプログラムやデータを格納するプログラムメモリ101
と、CRTモニター108に表示する第８図に示すごとき文字
パターンデータを格納するキヤラクタジエネレータ（以
下CGという）102と、グラフイツクメモリ105,106からCR
Tモニター108へ表示するデータを読出すためのアドレス
や同期信号を発生するCRTコントローラ103と、CPU100が
グラフイツクメモリ105,106の任意の位置にCRTモニター
108へ表示するパターンデータを書込むときに該パター
ンデータをシフト処理し、グラフイツクメモリ105,106
に対するアクセスアドレスを発生し、書込みアドレスに
書込んである旧パターンデータと論理処理して新パター
ンデータを発生し、該新パターンデータをグラフイツク
メモリ105,106に書込む処理と、CRTモニター108にパタ
ーンを表示するためにグラフイツクメモリ105,106から
データを読出す処理とを行なう周辺制御回路104と、CRT
モニター108に表示するパターンデータを格納するグラ
フイツクメモリ105,106と、外部装置から信号線110を介
して該表示装置に送られてくる表示データや命令をCPU1
00に受信せしめ、またCPU100からの応答を外部装置に発
信せしめるための入出力制御部107と、文字や図形等の
パターン等を表示するCRTモニター108と、前記CPU100と
プログラムメモリ101,CG102,CRTコントローラ103、周辺
制御回路104および入出力制御装置107とを接続する内部
配線路（CPUバス）109を備えている。 第１図は第２図における周辺制御回路104の内部構成
を示すものである。 第１図において、制御信号発生回路１はCPUアクセス
信号および動作クロツク信号CLKに基づいて該周辺制御
回路104内の制御データラツチ（Ａ）６や制御データラ
ツチ（Ｂ）16あるいはCRTCアドレス変換器18のいずれか
１つにレジスタ選択信号を送出し、制御データラツチ
（Ａ）６や制御データラツチ（Ｂ）16あるいはCRTCアド
レス変換器18のいずれか１つにCPU100からのデータを書
込ませ、あるいは背景データラツチ14やデータバツフア
13に対してデータラツチ信号やデータ出力信号を送出す
ると共にアドレスセレクタ（Ａ）4,（Ｂ）５に対してCP
Uアドレス選択信号を送出し、同時にグラフイツクメモ
リ105,106に対する制御信号を発生し、グラフイツクメ
モリ105,106にCPU100からのデータを書込ませ、あるい
は背景データラツチ14やデータバツフア15に対してデー
タラツチ信号やデータ出力信号を送出すると共にアドレ
スセレクタ（Ａ）4,（Ｂ）５に対してCPUアドレス選択
信号を送出し、同時にグラフイツクメモリ105,106に対
する制御信号を発生し、CPU100にグラフイツクメモリ10
5,106からのデータを読込ませ、あるいはアドレスセレ
クタ（Ａ）4,（Ｂ）５に対してCRTアドレス選択信号を
送出し、同時にグラフイツクメモリ105,106に対する制
御信号と、シフト部17に対するデータラツチ信号を発生
し、CRTモニター108で表示すべき映像信号をシフト部17
に書込むものである。 グラフイツクメモリ105,106に対するアクセスは第３
図に示すごとく１回の表示データ読出しアクセスで読出
したデータを映像信号としてCRTモニター108に送出して
いる時間を、次の表示データ読出し時間とCPUアクセス
時間の２つの時分割し、各々で独立したアドレスのグラ
フイツクメモリに対してアクセスし、次の表示データと
CPUによるグラフイツクメモリに対する書込みあるいは
読出しを行なうものである。 アドレス変換器２は、第４図に示す様に横1024ドツト
（128バイト）、縦1024ドツトに構成されているグラフ
イツクメモリ105,106をCRTモニター108の表示の縦方向
の大きさが512ドツトを超えない場合は、縦512ドツトの
境界で領域０と領域１に分割し、CRTモニター108に表示
するデータを格納する領域として用いる領域０を文字等
の表示処理が高速化可能なバイトアドレスが縦方向に順
次増加する縦型アドレス構成とし、またCPU100がプログ
ラム実行中に用いるデータの格納領域として用いる領域
１はバイトアドレスが横方向に順次増加する横型アドレ
ス構成とすることを可能とし、またCRTモニター108の表
示の縦方向の大きさが512ドツトを超えた場合は、グラ
フイツクメモリ105,106のすべての領域をCRTモニター10
8に表示するデータを格納する領域として用い、文字等
の表示データの書込み処理が高速可能なようにバイトア
ドレスが縦方向に順次増加する縦型アドレス構成とする
ことを可能とするもので、CPU100からのアドレス信号を
グラフイツクメモリ105,106に与えるアドレス信号CA0〜
CA16に変換するものである。該アドレス変換器２は、第
６図に示すようにCPU100からのアドレス信号A0〜A16を
アドレス変換後アドレス（以下実バイトアドレスとい
う）CA0〜CA16に変換するためにアドレスクロス（Ａ）2
01とアドレスクロス（Ｂ）202およびデータセレクタ203
によつて構成されており、データセレクタ203には制御
データラツチ（Ａ）６のDC,VS0,VS1およびCPUアドレス
信号のA16がコントロール信号として入力されている。
アドレスクロス（Ａ）201とアドレスクロス（Ｂ）202は
各々第５図に示すアドレス変換対応表のうち縦アドレス
（Ａ）と縦アドレス（Ｂ）に対応するようにCPU100から
のアドレス信号A0〜A16を実バイトアドレスCA0〜CA16に
変換するものであり、この結果CPU100から見たグラフイ
ツクメモリ105,106のバイトアドレスは第７図のように
各々の変換モードによつてグラフイツクメモリ105,106
の横方向に順次増加するように構成された実バイトアド
レスから変換されるものである。逆言すると、CPU100か
ら見たグラフイツクメモリ105,106のアドレスが縦方向
アドレスであり、CPU100がそれに対応するアドレスを発
生したとしても、該アドレス変換器２の出力である実バ
イトアドレスCA0〜CA16はグラフイツクメモリ105,106の
横方向に順次増加するように構成されたアドレスとなつ
ているものである。 加算器３は前記実バイトアドレスのCA1〜CA16とCA0を
加算するものであり、CPU100が送出したグラフイツクメ
モリ105,106へのアドレス信号から変換された実バイト
アドレスが奇数となつた場合に偶数アドレスグラフイツ
クメモリ105に対して該アドレスの増加方向に隣接する
グラフイツクメモリの偶数アドレスを発生するものであ
る。このとき奇数アドレスグラフイツクメモリ106には
前記バイトアドレスのCA1〜CA16がそのまま印加され
る。 実バイトアドレスが偶数の場合はCA0が０のため偶数
アドレスグラフイツクメモリ105および奇数アドレスグ
ラフイツクメモリ106には前記実バイトアドレスのCA1〜
CA16がそのまま印加される。以上により、前記実バイト
アドレスが偶数の場合、該実バイトアドレスが指示する
偶数アドレスメモリとアドレスの増加方向に隣接する奇
数アドレスメモリを一括して16ビツト選択し、前記実バ
イトアドレスが奇数の場合、該実バイトアドレスが指示
する奇数アドレスメモリとアドレスの増加方向に隣接す
る偶数アドレスメモリを一括して16ビツト選択可能とな
る。 CRTCアドレス変換器18は、第18図に示すようにCRTモ
ニター108の表示画面を分割し、該分割画面内でラウン
ドアツプスクリーンを構成するために、CRTコントロー
ラ103からの画面リフレツシユアドレス信号（ra）をア
ドレスセレクタ（Ａ）４、アドレスセレクタ（Ｂ）５に
与えるモデイフアイアドレス（mra）に変換するもので
ある。 該CRTCアドレス変換器18は、第17図に示すように、後
述する分割画面内においてランウドアツプスクリーン構
成の動作を行なわせしめるために必要なアドレスデータ
を記憶するためのCRTCアドレス変換制御レジスタ172,17
3,174,175と、CPUアクセス信号に基づいて上記CRTCアド
レス変換制御レジスタ172,173,174,175のいずれか１つ
にレジスタ選択信号を送出し、上記CRTCアドレス変換制
御レジスタ172,173,174,175のいずれか１つにCPU100か
らのアドレスデータを書込ませるための制御信号を発生
するデコーダ171と、CRTコントローラ103からの画面リ
フレツシユアドレス信号（ra）をCRTCアドレス変換制御
レジスタ172,173,174,175にセツトされたアドレスによ
り画面内においてラウンドアツプスクリーン構成の動作
を行なわせしめるためのモデイフアイアドレス（mra）
にアドレス変換を行なう加算器182,183,185と減算器18
1,184およびセレクタ186,187からなつている。 171はCPUバスから与えられるCPUの指示をデコードし
選択して各レジスタに与えるためのデコーダである。17
2は画面分割された下方画面の開始アドレス（CRTコント
ローラ103の出力アドレスの値）を記憶するレジスタ（S
Aと呼ぶ）である。173はグラフイツクメモリ105,106上
の表示領域での画面分割された上方画面の表示のための
読出し開始アドレスを記憶するためのレジスタ（DSA1と
呼ぶ）である。174はグラフィツクメモリ105,106上の表
示領域での画面分割された下方画面の表示のための読出
し開始アドレスを記憶するためのレジスタ（DSA2と呼
ぶ）である。175はグラフイツクメモリ105,106上での画
面分割された上方画面の領域の最初のアドレスを記憶す
るレジスタ（VSAと呼ぶ）である。 加算機182,183,185と減算器181,184およびセレクタ18
6,187は必要なビツト数だけ用意されている。減算器は
入力A,Bに対して出力（Ａ−Ｂ）とボロー出力Ｂを出力
する。加算器は入力A,Bに対して出力（Ａ＋Ｂ）とキヤ
リー出力Ｃを出力する。セレクタはDAとDBの入力に対し
てＳの入力が１ならばDAを、０ならばDBを選択して出力
するものである。 アドレスセレクタ（Ａ）４および（Ｂ）５は各々偶数
アドレスグラフイツクメモリ105および奇数アドレスグ
ラフイツクメモリ106に印加するアドレス信号を生成す
るものであり、前記制御信号発生回路１からの信号によ
り前記CPU100からの実アドレスあるいはCRTCアドレス変
換器18からのモデイフアイアドレス（mra）のいずれか
一方を選択し、グラフイツクメモリ105,106のロウアド
レス，カラムアドレスに時分割して印加するものであ
る。 グラフイツクメモリ境界設定回路７はCPU100のアドレ
ス信号と制御データラツチ（Ａ）６の各制御信号をもと
にCPU100がグラフイツクメモリ105,106の前記領域１に
対してアクセスした場合に、後述するデータシフト合成
部のデータシフトおよび合成処理を強制的にシフト量を
０とし、合成は行なわずCPU100のデータをそのまま出力
するモードにする信号（以下データスルー信号という）
を発生するものである。 該グラフイツクメモリ境界設定回路７は、第20図に示
すように、CPU100からのアドレス信号と制御データラツ
チ（Ａ）６内の切替アドレス指定レジスタ（DC,DT0,DT
1）の値を比較し前記のデータスルー信号を発生する比
較器（Ａ）701と、CPU100からのアドレス信号と前記領
域０あるいは１を縦アドレスあるいは横アドレスに設定
する横アドレス指定レジスタ（VS0,VS1）の値を比較し
前記横アドレス指定信号を発生する比較器（Ｂ）703
と、前記データスルー信号と前記横アドレス指定信号の
論理和を取るロジツク702からなつている。 前記の強制的にシフト量を０とし、合成を行なわずCP
U100のデータをそのまま出力するモードは、制御データ
ラツチ（Ｂ）16の各制御信号と前記データスルー信号の
論理和あるいは論理積をとつた信号を後述のシフト部
（Ａ）9,シフト部（Ｂ）10,シフト部（Ｃ）11と書込み
データ合成部12へ送出する構成をとることにより設定可
能となる。 制御データラツチ（Ｂ）16は、データシフト合成部の
データシフト量ないし合成方式を選択する制御値をラツ
チしておくデータラツチ群であり、FCは合成方式を指示
するデータラツチであり、DNは第10図に示すようにCPU1
00からグラフイツクメモリ105,106へ書込むデータのグ
ラフイツクメモリ105,106の語境界からのシフト量を指
示するデータラツチであり、RSNは第９図に示すようにC
PU100がグラフイツクメモリ105,106から読出すデータの
グラフイツクメモリ105,106の語境界からのシフト量を
指示するデータラツチであり、WSNは第13図に示すよう
にCPU100からグラフイツクメモリ105,106へ書込むデー
タのデータ開始位置をCPU100の語境界からのシフト量と
して指示するデータラツチであり、WNは第12図に示すよ
うにCPU100からグラフイツクメモリ105,106へ書込むデ
ータのデータ幅をビツト数で指示するデータラツチであ
る。 書込みドツト指示パターン発生器８は制御データラツ
チ（Ｂ）16のデータラツチWNの値にしたがつて第12図に
示すようにd0からd7に向かう１ビツトから８ビツトまで
の１のデータ列である書込みドツト指示パターンMDを発
生するものである。第12図において斜線部 が１を示す。 シフト部（Ａ）９は、16ビツトのデータローテイタで
あり制御データラツチ（Ｂ）16のデータラツチDNの値と
グラフイツクメモリ実バイトアドレスのCA0の値にした
がつて第12図に示すように書込みドツト指示パターンMD
をd0からd15の方向に向かつてローテイトしデータ書込
み位置指示パターンSMDを生成するものである。実バイ
トアドレスCA0が０の場合は第12図（ａ）のようにd0か
らデータラツチDNの値だけシフトした位置にローテイト
し、実バイトアドレスCA0が１の場合は第12図（ｂ）の
ようにd8からデータラツチDNの値だけシフトした位置に
ローテイトするものである。 シフト部（Ｂ）10は、16ビツトのデータローテイタで
あり制御データラツチ（Ｂ）16のデータラツチDN,WSNの
値とグラフイツクメモリ実バイトアドレスのCA0の値に
したがつて第13図に示すように書込みデータWDをd0から
d15の方向に向かつてローテイトし書込みデータローテ
イトパターンSWDを生成するものである。実バイトアド
レスCA0が０の場合は第13図の（ａ）のようにd0からデ
ータラツチDN−WSNの値だけシフトした位置にローテイ
トし、実バイトアドレスCA0が１の場合は第13図の
（ｂ）のようにd8からデータラツチDN−WSNの値だけシ
フトした位置にローテイトするものである。これによ
り、書込みデータの開始位置が前記データ書込み位置指
示パターンSMDと一致する。 背景データラツチ14は制御信号発生回路１から送出さ
れる信号により、第３図に示すCPUアクセス時間でグラ
フイツクメモリ105,106より読出された16ビツトの背景
データRDをラツチするものである。 書込みデータ合成部12は前記シフト部（Ａ）9,シフト
部（Ｂ）10および背景データラツチ14の出力であるデー
タ書込み位置指示パターンSMD、書込みデータローテイ
トパターンSWDおよび背景データRDと制御データラツチ
（Ｂ）16のデータラツチFCの値に基づいてSWDとRDをSMD
が１の部分について論理積や論理和や排他的論理和等の
合成 を行い、他の部分はRDをそのまま出力する 処理を行ないグラフイツクメモリ105,106に書込む書込
みデータを生成し、出力するものである。これにより、
実バイトアドレスCA0が０の場合は第14図の（ａ）のよ
うにd0からデータラツチDNの値だけローテイトした位置
にCPU100の書込みデータが位置し、実バイトアドレスCA
0が１の場合は第14図の（ｂ）のようにd8からデータラ
ツチDNの値だけローテイトした位置にCPU100の書込みデ
ータが位置するものである。 シフト部（Ｃ）11は、16ビツトのデータローテイタで
あり制御データラツチ（Ｂ）16のデータラツチRSNの値
とグラフイツクメモリ実バイトアドレスのCA0の値にし
たがつて第11図に示すようにグラフイツクメモリ105,10
6より読出した背景データRDをd15からd0の方向に向かつ
てローテイトしCPUリードデータSRDを生成するものであ
る。実バイトアドレスCA0が０の場合は第14図の（ａ）
のようにd0に向けてデータラツチRSNの値だけビツトロ
ーテイトし、実バイトアドレスCA0が１の場合は第14図
の（ｂ）のようにd0に向けてRSN＋８ビツトローテイト
するものである。これにより、CPUリードデータSRD上で
読込みデータの開始位置がd0と一致する。 シフト部17は制御信号発生回路１から送出される信号
により、第３図に示す表示データ読出し時間でグラフイ
ツクメモリ105,106より２回に分けて読出された32ビツ
トの表示データをラツチし順次シフトしシリアルデータ
に変換して出力するものである。 なお、信号線に付した数字は線数を意味する。 次に以上の構成を持つ表示装置の動作について説明す
る。 入出力制御部107に外部装置から信号線110を介して表
示データと表示コマンドが入力されると、CPU100はこれ
を検知して表示コマンドを解析し表示動作を開始する。 CG102に格納されている文字パターンの表示動作のと
きは、CG102に格納されている文字パターンのアドレス
と、表示すべきパターンデータを書込むグラフイツクメ
モリ105,106の書込みアドレスと、シフト値DNと、合成
指示値FCと、書込みデータ先頭位置指示値WSNと、書込
みデータ幅指示値WNを算出し、次にシフト値DNと、合成
指示値FCと、書込みデータ先頭位置指示値WSNと、書込
みデータ幅指示値WNをそれぞれ制御データラツチ（Ｂ）
16内の該当するデータラツチに書込む。次にCG102の該
当アドレスからグラフイツクメモリ105,106に書込むべ
きパターンデータを読出し、周辺制御回路104を経由し
てグラフイツクメモリ105,106の該当するアドレスへ書
込む。このとき周辺制御回路104は、第３図のように時
分割してグラフイツクメモリ105,106にアクセスしてい
るCPUアクセス時間にグラフイツクメモリ105,106に対し
て、次のように書込み動作を行なう。 アドレス変換器２においてグラフイツクメモリ105,10
6への書込み実バイトアドレスｎを生成する。 加算器３とアドレスセレクタ（Ａ）４、アドレスセレ
クタ（Ｂ）５より、 （ａ）ｎが偶数の場合は偶数アドレスグラフイツクメモ
リ105にｎを、奇数アドレスグラフイツクメモリ106には
ｎ＋１を印加する。 （ｂ）ｎが奇数の場合は偶数アドレスグラフイツクメモ
リ105にｎ＋１を、奇数アドレスグラフイツクメモリ106
にはｎを印加する。 これにより、前記実バイトアドレスｎが偶数の場合、
該実バイトアドレスｎが指示する偶数アドレスグラフイ
ツクメモリ105とアドレスの増加方向に隣接する奇数ア
ドレスグラフイツクメモリ106を一括して16ビツト選択
し、前記実バイトアドレスｎが奇数の場合、該実バイト
アドレスが指示する奇数アドレスグラフイツクメモリ10
6とアドレスの増加方向に隣接する偶数アドレスグラフ
イツクメモリ105を一括して16ビツト選択する。 グラフイツクメモリ105,106に対してアクセス信号RAS
とCASを送出し、上記で選択したアドレスから背景デ
ータを読出し、背景データラツチ14にラツチし、背景デ
ータRDを得る。 前記と同時に、書込みパターン発生器８、シフト部
（Ａ）９、シフト部（Ｂ）10、書込みデータ合成部12に
より、第14図に示すごとく、 （ａ）ｎが偶数の場合はd0から始まる16ビツトに対し
て、d0からDNビツトシフトした位置に前記書込みパター
ンが位置するデータを生成する。 （ｂ）ｎが奇数の場合はd8から始まる16ビツトに対し
て、d8からDNビツトシフトした位置に前記書込みパター
ンが位置するデータを生成する。 前記の背景データラツチ動作が終了するとデータバ
ツフア13を経由して、グラフイツクメモリ105,106に
で生成した書込みデータを送出し、同時にグラフイツク
メモリ105,106にデータ書込み信号WEを送出し、で生
成したデータを書込む。 以上により第16図に示すように、CPU100が実バイトア
ドレスｎに対して書込んだパターンデータが、語境界に
対してシフトしている場合でも、書込みパターンデータ
が実バイトアドレスｎおよびｎ＋１に対して同時に書込
まれる。これにより、従来第15図のように実バイトアド
レスｎとｎ＋１に対して２回に分けて書込んでいた動作
が１回で済むようになり、書込み処理の高速化が可能と
なり、書込み位置によらず同一速度が得られるようにな
る。 次に、グラフイツクメモリ105,106内に格納されてい
るパターンを他の位置へ表示する表示動作のときは、グ
ラフイツクメモリ105,106内に格納されているパターン
のアドレスと、表示すべきパターンを書込むグラフイツ
クメモリ105,106の書込みアドレスと、シフト値Dnと、
合成指示値FCと、書込みデータ先頭位置指示値WSNと、
書込みデータ幅指示値WNと、読込みパターンデータの有
効開始位置指示値RSNを算出し、次にシフト値DNと、合
成指示値FCと、書込みデータ先頭位置指示値WSNと、書
込みデータ幅指示値WNと、有効開始位置指示値RSNをそ
れぞれ制御データラツチ（Ｂ）16内の該当するデータラ
ツチに書込む。次にグラフイツクメモリ105,106の該当
アドレスから周辺制御回路104を経由して移動表示する
パターンを読出し、周辺制御回路104を経由してグラフ
イツクメモリ105,106の該当するアドレスへ書込む。こ
のとき周辺制御回路104は、第３図のように時分割して
グラフイツクメモリ105,106にアクセスしているCPUアク
セス時間にグラフイツクメモリ105,106に対して、次の
ように読出し動作を行ない、前述の書込み動作によりパ
ターンデータを書込む。 アドレス変換器２においてグラフイツクメモリ105,10
6への読込み実バイトアドレスｍを生成する。 加算器３とアドレスセレクタ（Ａ）４、アドレスセレ
クタ（Ｂ）５より、 （ａ）ｍが偶数の場合は偶数アドレスグラフイツクメモ
リ105にｍを、奇数アドレスグラフイツクメモリ106には
ｍ＋１を印加する。 （ｂ）ｍが奇数の場合は偶数アドレスグラフイツクメモ
リ105にｍ＋１を、奇数アドレスグラフイツクメモリ106
にはｍ＋１を印加する。 これにより、前記実バイトアドレスｍが偶数の場合、
該実バイトアドレスｍが指示する偶数アドレスグラフイ
ツクメモリ105とアドレスの増加方向に隣接する奇数ア
ドレスグラフイツクメモリ106を一括して16ビツト選択
し、前記実バイトアドレスｍが奇数の場合、該実バイト
アドレスが指示する奇数アドレスグラフイツクメモリ10
6とアドレスの増加方向に隣接する偶数アドレスグラフ
イツクメモリ105を一括して16ビツト選択する。 グラフイツクメモリ105,106に対してアクセス信号RAS
とCASを送出し、上記で選択したアドレスからデータ
を読出し、背景データラツチ14にラツチし、背景データ
RDを得る。 シフト部（Ｃ）11により、第11図に示すごとく、 （ａ）ｍが偶数の場合はd0から始まる16ビツトに対し
て、d0からRSNビツトシフトした位置のパターンを８ビ
ツト読込みデータとして生成する。 （ｂ）ｍが奇数の場合はd8から始まる16ビツトに対し
て、d8からRSNビツトシフトした位置のパターンを８ビ
ツト読込みデータとして生成する。 で生成した読込みデータをデータバツフア15を介し
てCPU100に送出する。 以上により第９図および第11図に示すように、CPU100
が実バイトアドレスｍから読込むパターンが、語境界に
対してシフトしている場合でも、読込みパターンが実バ
イトアドレスｍおよびｍ＋１から同時に読込まれる。こ
れにより、従来第15図のように実バイトアドレスｍとｍ
＋１に対して２回に分けて読込む動作が１回で済むよう
になり、読込み処理の高速化が可能となり、読込み位置
によらず同一速度が得られるようになる。以上の読込み
動作と、前述の書込み動作により表示画面上での表示の
移動や、グラフイツクメモリ105,106内に格納してある
パターンのデータの表示処理の高速化が可能となる。 次にグラフイツクメモリ105,106の一部（第４図にお
ける領域０）を表示領域として利用し、グラフイツクメ
モリ105,106の残りの部分（第４図における領域１）をC
PU100のデータエリヤとして用いる時の動作について説
明する。CPU100のデータエリヤとしてグラフイツクメモ
リ105,106の領域１を用いる場合はCPU100のデータを語
境界に対しシフト量を０にして、該領域の読出しや書込
み動作を行なわなくてはならない。この場合CPU100は、
制御データラツチ（Ａ）６内の制御値DCを１、VS0を
１、DT0を０、VS1を０、DT1を１になるよう制御データ
ラツチ（Ａ）６にデータを書込む。これにより、グラフ
イツクメモリ105,106はCPU100からみて、第４図に示す
ように領域０と領域１の２つの領域に分割される。領域
０は縦方向にアドレスが増加し、かつ前述のデータシフ
ト合成処理を行なう領域となり、領域１は横方向にアド
レスが増加し、かつ前述のデータシフト合成処理を行な
わずデータがスルーされる領域となる。 CPU100が領域０に対して描画処理のためにアクセスす
る場合を考えると、CPU100にとつては、24×24ビツトの
文字パターンを扱うとき、ラスタスキヤン方向には３バ
イトの深さ、ラスタ順の方向に対しては24バイトの深さ
になり、CPU100として使われる8086,8088では順アドレ
スの繰返し処理に対してストリング命令（所定のレジス
タに指定した源アドレスから、行先アドレスへ指定され
たバイト数の転送が、最小の命令ステツプと、最短の処
理時間で行われるもの。この処理方式において最大の効
果を得るには、１回の転送バイト数を大きく取るのが有
効である。）が用意されているので、CPU100より見たグ
ラフイツクメモリ105,106のアドレスはラスタ順方向に
並ぶべきである。 一方全画面クリアのごとき連続したラスタを含む大き
な領域に対して同じ動作をなすときは従来のようなラス
タスキヤン方向のアドレス並びは処理の切り換えの頻度
を少なくすることができるので、両者を切り換えできる
ことは多種の処理に対して好ましい構成となる。 CPU100による画面への文字の表示は、キヤラクタジエ
ネレータより指定された文字のパターンを表示すべきグ
ラフイツクメモリ105,106のバイトアドレスへトスリン
グ命令を用いて書込むことにより行なわれる。ところ
で、半角文字は横幅が1.5バイトになるので、文章の中
に半角文字が１文字でも入ると、グラフイツクメモリ10
5,106の中では文字パターンのビツト位置が４ビツトず
れても整合しない事態が発生する。 このとき前記の書込み読出し手段を有さない構成で
は、キヤラクタジエネレータからグラフイツクメモリ10
5,106への文字パターンの転送処理において１バイト転
送する毎にビツト処理をしなければならなかつたため、
ストリング命令によるメモリ移動が利用できなかつた。 本装置にあつては、前記読出し書込み手段を備えるこ
とで、CPU100に替わりビツトシフト処理、マスク処理等
を行なうことができるので、前記ストリング命令を利用
してグラフイツクメモリ105,106への書込みを高速に行
なうことができる。 次に、CPU100が領域１に対してアクセスすると、グラ
フイツクメモリ境界設定回路７がCPU100のアドレス信号
A0〜A16より該CPUアクセスが領域１に対するものである
ことを検出し、制御データラツチ（Ｂ）16に対してCPU
データスルー信号を送出する。制御データラツチ（Ｂ）
16は、該データスルー信号により制御データラツチ
（Ｂ）16から出力している値FC,DN,RSN,WSN,WNを強制的
に各々シフト量を０とし、合成は行なわずCPU100のデー
タをそのまま入出力する値とし、出力する。これによ
り、領域１に対するCPU100のアクセスは、そのデータに
何の影響を受けることがなくなるため、領域１をデータ
エリヤとして使用可能となり、グラフイツクメモリ105,
106の有効活用が可能となる。 ところで、図示実施例においては、前記領域０と領域
１の分割と縦アドレス、横アドレスおよび各領域のデー
タスルー状態の設定をレジスタとグラフイツクメモリ設
定回路７によつて行なう場合を例示したが、上記縦アド
レス、横アドレスおよび各領域のデータスルー状態の設
定は、第21図に示すようにグラフイツクメモリ105,106
をCPU100のアドレス領域22上に複数（221,222）持ち、
各々を例えば、領域221は横アドレスおよびデータスル
ー状態に、領域222は縦アドレスおよひデータシフト動
作状態に、各々の領域の状態を固定し、CPU100がグラフ
イツクメモリ105,106の表示領域にアクセスするときは
領域222に対してアクセスし、CPU100がグラフイツクメ
モリ105,106のデータ領域にアクセスするときは領域221
に対してアクセスするように構成しても、上記実施例と
同様の効果が得られる。 次に第17図に示す回路図を参照しながら、グラフイツ
クメモリ105,106と表示画面の関係を模式化して示す第1
8図および第19図に基づき、分割画面内においてラウン
ドアツプスクリーンを構成する場合の動作について説明
する。 ここで上方画面はテキスト領域であり、下方画面はシ
ステム領域に利用される。 第18図にあつてはラウンドアツプスクリーンを構成す
る動作を行なつていない場合を示しており、表示開始領
域を示すDSA1レジスタ173とDSA2レジスタ174の内容によ
り第18図（ａ）に模式的に示すグラフイツクメモリ105,
106のデータが読出されてCRTモニタ108上に表示画面を
第18図（ｂ）のように形成する。第18図（ｂ）にＡで示
した画面の内容の下部に相当する部分を見るために上方
向に画面をスクロールさせると、CPUはDSA1レジスタ173
の内容を、第18図（ａ）の下方に向かう領域を示すアド
レスに書替えて、新規に表示されるべきグラフイツクメ
モリ105,106の部分にテキスト（例えば、新規表示のテ
キスト１行分）を描画する。 次にスクロールを更に続けて行なうと、ついにはＡ領
域とＢ領域が重なる。このとき、第19図に示すように、
Ａ領域はDSA2レジスタ174に記憶されているアドレス値
でカツトされて、その次には領域Ｃが表示される。すな
わち、このようなスクロール処理時にはDSA1レジスタ17
3をセツトしてＣ領域に当たる部分に新規データを描画
すればよい。そして、第19図（ａ）に示すグラフイツク
メモリ領域は、表示画面上では第19図（ｂ）のようにな
る。 これらの関係を満たすために、CRTCアドレス変換器18
において、セレクタ187の出力モデイフアイアドレス（m
ra）と、各々のレジスタの内容（第17図〜第19図におい
て、レジスタ名を小文字で表わしたものをレジスタの内
容値とする）と、減算器181ならびに加算器183の入力端
子Ａへの入力であるCRTCアドレス（ra）の関係式は次の
ようになつている。 ra＜sa,ra−sa＜0;A領域 mra＝ra＋dsa1 ra≧sa,ra−sa≧0;B領域 mra＝（ra−sa）＋dsa2 ra＋dsa1≧dsa2 ra−（dsa2−dsa1）≧0;C領域 mra＝（（ra＋dsa1）−dsa2）＋vsa ＝vsa＋ra−（dsa2−dsa1） 以上により、画面リフレツシユ方式としてビツトマツ
プリフレツシユ方式を採用し、かつ表示画面を複数の領
域とに分割する方式を採用する表示制御装置において、
高速処理を要求される画面スクロール時は、表示開始ア
ドレスの変更と新規描画により一つの領域のスクロール
動作がなされる。これを、図示実施例に当てはめていえ
ば、画面スクロール時、CPUは、描画処理として、DSA1
レジスタ173の書替えと、新規表示部分の描画のみでス
クロール動作を済ませることができ、従来における画面
スクロール処理のように表示データの全てを指示された
方向へ移動させるといつた必要性はなくなり、従来より
も格段に少ないデータ処理量で画面スクロールを行なう
ことができる。 なお、第18図および第19図に対応して、従来形表示装
置（すなわち、画面リフレツシユ方式としてビツトマツ
プフレツシユ方式を採用し、かつ表示画面を複数の領域
に分割する方式を採用する表示装置）の画面スクロール
処理について検討してみると、上記した従来形の表示制
御装置によつても、一方の領域（第18図および第19図の
符号Ａ参照）が他方の領域（第18図および第19図の符号
Ｂ参照）に重ならなければ、画面スクロールは可能であ
るが、一方の領域に対応するビツトマツプメモリの領域
が他方の領域に対応するビツトマツプメモリの領域に重
なつた場合は、ビツトマツプメモリ上での大量データ移
動は避けられず、結局は一方の領域に相当する表示デー
タの全てを指示された方向へブロツク移動させることに
より、スクロール速度が決まることになる。 ところで、図示実施例においては、複数領域に分割さ
れた各画面のうち、上方領域における画面領域をループ
状にアドレス変換して、指定されたメモリブロツク内で
ラウンドアツプスクリーンを構成する場合について例示
したが、上記したごとき画面スクロール処理は複数領域
全ての領域で行なうことについて問題はない。 ［発明の効果〕 以上のように本発明は、グラフィックメモリを画面表
示領域とCPUデータ領域に分割したので、表示装置の画
面表示用データ格納領域の他、CPUデータ格納領域にも
利用でき、グラフィックメモリを有効に活用することが
でき、しかも、第１のアドレス変換手段は、画面表示領
域に対応するグラフィックメモリのアドレスの変化の方
向を横アドレスまたは縦アドレスに変換し、第２のアド
レス変換手段は、CPUデータ領域に対応するグラフィッ
クメモリのアドレスの変化の方向を、第１のアドレス変
換手段によるアドレス変換と独立して、横アドレスに固
定して変換してグラフィックメモリをアクセスするよう
にしたので、画面表示領域に対する表示データ格納処理
において自由に縦・横アドレスに切り換えて使用するこ
とにより、この処理を高速に行なうことができるととも
に、CPUデータ領域に対するデータ格納処理において余
分なアドレス処理が不要となり（アドレス方向が画面表
示領域のアドレスの切り替えによって切り替わると、そ
の都度アドレス処理が必要で、処理が複雑、かつ処理時
間が長くなる）、CPUデータ領域に対するデータ格納処
理を高速かつ正確に行なうことができ、また、第３のア
ドレス変換手段は、画面表示領域を更に複雑に分割して
その１つの領域をラウンドアップスクリーンを構成する
ように表示アドレス発生部からのアドレスを変換して該
グラフィックメモリをアクセスするようにしたので、画
面スクロール時の表示データの更新は表示データを書込
むだけで済むようになり、データ転送手段によるデータ
転送処理量を軽減してスクロール動作を早くすることが
できる効果がえられる。

【図面の簡単な説明】 第１図は本発明になる周辺制御回路のブロツク図、第２
図は本発明になる表示装置のブロツク図、第３図は周辺
制御回路がグラフイツクメモリへアクセスする時の各々
の動作を説明するタイミング図、第４図はグラフイツク
メモリの領域分割を説明するための説明図、第５図は本
発明になるアドレス変換器の動作を説明するためのアド
レス変換対応テーブルの説明図、第６図は本発明になる
アドレス変換器のブロツク図、第７図は本発明になるア
ドレス変換器の変換動作によるアドレス変換説明図、第
８図は文字パターンの説明図、第９図はパターンの読出
し位置の説明図、第10図はパターンの書込み位置の説明
図、第11図はシフト部（Ｃ）の動作の説明図、第12図は
シフト部（Ａ）の動作の説明図、第13図はシフト部
（Ｂ）の動作の説明図、第14図は書込みデータ合成部の
動作の説明図、第15図は従来の方式によるデータの書込
み読出し方式の説明図、第16図は本発明によるデータの
書込み読出し方式の説明図、第17図はCRTCアドレス変換
器のブロツク図、第18図（ａ）ならびに（ｂ）および第
19図（ａ）ならびに（ｂ）はそれぞれグラフイツクメモ
リとCRTモニター（表示画面）との関係を模式化して示
す説明図、第20図はグラフイツクメモリ境界設定回路の
ブロツク図、第21図は本発明の変形例のグラフイツクメ
モリのCPUから見たアドレス付けの説明図である。 １……制御信号発生回路、２……アドレス変換器、３…
…加算器、４……アドレスセレクタ（Ａ）、５……アド
レスセレクタ（Ｂ）、６……制御データクラツチ
（Ａ）、７……グラフイツクメモリ境界設定回路、８…
…書込みドツト指示パターン発生器、９……シフト部
（Ａ）、10……シフト部（Ｂ）、11……シフト部
（Ｃ）、12……書込みデータ合成部、14……背景データ
ラツチ、16……制御データラツチ（Ｂ）、18……CRTア
ドレス変換器、105……偶数アドレスグラフイツクメモ
リ、106……奇数アドレスグラフイツクメモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮崎 一男 茨城県日立市東多賀町１丁目１番１号 株式会社日立製作所多賀工場内 (72)発明者 阿部 幸雄 茨城県日立市東多賀町１丁目１番１号 株式会社日立製作所多賀工場内 (56)参考文献 特開 昭62−237490（ＪＰ，Ａ) 特開 昭60−21085（ＪＰ，Ａ) 特開 昭57−41753（ＪＰ，Ａ) 特開 昭59−52286（ＪＰ，Ａ) 特開 昭61−246790（ＪＰ，Ａ) 特開 昭60−22184（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．表示装置と、該表示装置が動作するためのプログラ
   ムやデータを記憶するプログラムメモリと、語単位のデ
   ータおよび該データの転送位置を示す語アドレスを発生
   するデータ転送手段と、前記プログラムメモリとは別に
   設けられたグラフィックメモリと、前記表示装置へ画面
   表示するために前記グラフィックメモリからデータを読
   出すためのアドレスを発生する表示アドレス発生部と、
   前記データ転送手段および表示アドレス発生部とグラフ
   ィックメモリの間に接続され、該グラフィックメモリに
   記憶するデータを書込む書込み手段と該グラフィックメ
   モリに記憶されているデータを読出す読出し手段とを含
   むグラフィックメモリ制御回路とを備えた情報処理装置
   において、前記グラフィックメモリ制御回路は、前記グ
   ラフィックメモリを画面表示領域とCPUデータ領域に分
   割する境界が設定されるグラフィックメモリ境界設定回
   路と、前記画面表示領域に対する前記データ転送手段か
   らのアドレスをラスタスキャン方向に変化する横アドレ
   スまたはラスタ順方向に変化する縦アドレスに変換する
   第１のアドレス変換手段と、前記CPUデータ領域に対す
   る前記データ転送手段からのアドレスを、第１のアドレ
   ス変換手段によるアドレス変換と独立して、ラスタスキ
   ャン方向に変化する横アドレスに固定して変換する第２
   のアドレス変換手段と、前記画面表示領域を更に複数に
   分割してその１つをループ状にアドレスして指定された
   メモリブロック内でラウンドアップスクリーンを構成す
   るように前記表示アドレス発生部からのアドレスを変換
   する第３のアドレス変換手段を備え、画面スクロール時
   には新たに表示するデータのみを書替えると共に画面表
   示開始アドレスを変更するようにしたことを特徴とする
   情報処理装置。 ２．特許請求の範囲第１項において、前記書込み手段と
   読出し手段は、前記データ転送手段へのデータの前記グ
   ラフィックメモリからの読出し位置を前記グラフィック
   メモリの語境界からのビット数で指示する第１指示手段
   と、前記グラフィックメモリから前記データ転送手段へ
   のデータ転送経路中に設けられ前記グラフィックメモリ
   からのデータを前記第１指示手段による読出し位置情報
   にしたがってシフトする第１データシフト手段と、この
   第１データシフト手段でシフトされたデータを前記デー
   タ転送手段に送出する読出し回路と、前記データ転送手
   段からのデータの前記グラフィックメモリへの書込み位
   置を前記グラフィックメモリの語境界からのビット数で
   指示する第２指示手段と、前記データ転送手段から前記
   グラフィックメモリへのデータ転送経路中に設けられ前
   記データ転送手段からのデータを前記第２指示手段によ
   る書込み位置情報にしたがってシフトする第２データシ
   フト手段と、この第２データシフト手段でシフトされた
   データを前記グラフィックメモリに書込む書込み回路を
   備えたことを特徴とする情報処理装置。 ３．特許請求の範囲第１項において、前記グラフィック
   メモリは互いに独立して同時にアクセスできる奇数語ア
   ドレスのデータを格納する奇数アドレスメモリ部と偶数
   語アドレスのデータを格納する偶数アドレスメモリ部と
   を備え、前記読出し手段と書込み手段は、前記データ転
   送手段へのデータの前記グラフィックメモリからの読出
   し位置を前記グラフィックメモリの語境界からのビット
   数で指示する第１指示手段と、前記グラフィックメモリ
   から前記データ転送手段へのデータ転送経路中に設けら
   れ前記グラフィックメモリからのデータを前記第１指示
   手段による読出し位置情報にしたがってシフトする第１
   データシフト手段と、この第１データシフト手段でシフ
   トされたデータを前記データ転送手段に送出する読出し
   回路と、前記データ転送手段からのデータの前記グラフ
   ィックメモリへの書込み位置を前記グラフィックメモリ
   の語境界からのビット数で指示する第２指示手段と、前
   記データ転送手段から前記グラフィックメモリへのデー
   タ転送経路中に設けられ前記データ転送手段からのデー
   タを前記第２指示手段による書込み位置情報にしたがっ
   てシフトする第２データシフト手段と、この第２データ
   シフト手段でシフトされたデータを前記グラフィックメ
   モリに書込む書込み回路と、前記奇数アドレスメモリ部
   からの読込みデータと前記偶数アドレスメモリ部からの
   読込みデータを前記第１データシフト手段に与え、該第
   １データシフト手段から出力されたデータから前記デー
   タ転送手段に送出するデータを発生する読込みデータ発
   生手段と、前記書込み回路に前記第２データシフト手段
   から出力されたデータから前記奇数アドレスメモリ部へ
   の書込みデータと前記偶数アドレスメモリ部への書込み
   データを発生する書込みデータ発生手段と、さらに前記
   データ転送手段から与えられた前記奇数アドレスメモリ
   部と偶数アドレスメモリ部のいずれか一方のメモリ部に
   対する語アドレスから該メモリ部に対するアクセスアド
   レスと他方のメモリ部に対するアクセスアドレスを発生
   するアクセスアドレス発生手段とを備え、前記一方のメ
   モリ部から前記アクセスアドレス発生手段からのアクセ
   スアドレスにしたがって前記データを読出し、同時にシ
   フトによって語境界を越えたデータを他方のメモリ部か
   ら読出し、前記一方のメモリ部に前記アクセスアドレス
   発生手段からのアクセスアドレスにしたがって前記デー
   タを書込み、同時にシフトによって語境界を越えたデー
   タを前記他方のメモリ部に書込むことを特徴とする情報
   処理装置。 ４．特許請求の範囲第３項において、前記第１および第
   ２データシフト手段は２語に相当するローテイトビット
   幅のデータローテイタを備えたことを特徴とする情報処
   理装置。 ５．特許請求の範囲第３項において、前記書込み回路
   は、前記データシフト手段から出力されたデータと前記
   グラフィックメモリから読出されたデータを入力して書
   込みデータを発生するリードモディファイライト手段を
   備えたことを特徴とする情報処理装置。 ６．特許請求の範囲第１項において、前記第３のアドレ
   ス変換手段は加算器と減算器およびセレクタから成るこ
   とを特徴とする情報処理装置。