JPH0518154B2 - - Google Patents
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- JPH0518154B2 JPH0518154B2 JP7119383A JP7119383A JPH0518154B2 JP H0518154 B2 JPH0518154 B2 JP H0518154B2 JP 7119383 A JP7119383 A JP 7119383A JP 7119383 A JP7119383 A JP 7119383A JP H0518154 B2 JPH0518154 B2 JP H0518154B2
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- 101100299505 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ptn1 gene Proteins 0.000 description 6
- 230000004913 activation Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
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- 230000004044 response Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はグラフ表示機能を有する情報処理機
器に係り、特に省略波形付グラフ表示を行なうグ
ラフ表示装置に関する。
器に係り、特に省略波形付グラフ表示を行なうグ
ラフ表示装置に関する。
一般に各種グラフを紙面上に作成する場合、紙
面のサイズ上に制約やスケーリングの都合等によ
り、スケールの一部を省略するために、第1図に
示す如く波線(省略波形)を用いることがある。
しかし、従来、オフイスコンピユータなどの情報
処理機器では、グラフをCRTモニタに表示する
場合、波線(省略波形)を用いてグラフ表示する
ことは実施されておらず、不便であつた。
面のサイズ上に制約やスケーリングの都合等によ
り、スケールの一部を省略するために、第1図に
示す如く波線(省略波形)を用いることがある。
しかし、従来、オフイスコンピユータなどの情報
処理機器では、グラフをCRTモニタに表示する
場合、波線(省略波形)を用いてグラフ表示する
ことは実施されておらず、不便であつた。
そこで、これら情報処理機器に波線(省略波
形)付グラフ表示機能を持たせることが考えられ
る。この実現手段としては、波線(省略波形)表
示用パターンを用意し、グラフパターンに直接重
ね書きする手段が考えられる。しかし、この手段
では、第2図に示す如くグラフと波線(省略波
形)とが重なつて表示されてしまい、見にくく不
自然である。
形)付グラフ表示機能を持たせることが考えられ
る。この実現手段としては、波線(省略波形)表
示用パターンを用意し、グラフパターンに直接重
ね書きする手段が考えられる。しかし、この手段
では、第2図に示す如くグラフと波線(省略波
形)とが重なつて表示されてしまい、見にくく不
自然である。
この発明は上記事情に鑑みてなされたものでそ
の目的は、簡単な構成でありながら、波線付グラ
フが見やすく自然な状態で表示されるグラフ表示
装置を提供することにある。
の目的は、簡単な構成でありながら、波線付グラ
フが見やすく自然な状態で表示されるグラフ表示
装置を提供することにある。
第3図は、この発明の一実施例に係る情報処理
機器の概略構成を示す。同図において10は売上
データなど各種のデータが保存されるデイスクフ
アイル、20はデイスクフアイル10に保存され
たデータの分類、集計を行ないデータテーブルを
作成する分類・集計部である。分類・集計部20
で作成されたデータテーブルはデイスクフアイル
10の別の領域に保存される。30はオートスケ
ーリング制御部であり、デイスクフアイル10に
保存されたデータテーブル内データの最大値、最
小値等に基づいてスケーリングを行なう。しかし
てオートスケーリング制御部30はx,yの軸表
を作成し、グラフ描画制御部40内のグラフイツ
クメモリ(図示せず)に書き込む。次にオートス
ケーリング制御部30はデイスクフアイル10に
保存されたデータテーブルからグラフを作成し、
グラフ描画制御部40内のグラフイツクメモリに
書き込む。このようにして、x,yの軸表にグラ
フが重ね書きされる。すなわちグラフイツクメモ
リにグラフパターンが書き込まれる。ここまでの
動作は従来技術で行なわれる。
機器の概略構成を示す。同図において10は売上
データなど各種のデータが保存されるデイスクフ
アイル、20はデイスクフアイル10に保存され
たデータの分類、集計を行ないデータテーブルを
作成する分類・集計部である。分類・集計部20
で作成されたデータテーブルはデイスクフアイル
10の別の領域に保存される。30はオートスケ
ーリング制御部であり、デイスクフアイル10に
保存されたデータテーブル内データの最大値、最
小値等に基づいてスケーリングを行なう。しかし
てオートスケーリング制御部30はx,yの軸表
を作成し、グラフ描画制御部40内のグラフイツ
クメモリ(図示せず)に書き込む。次にオートス
ケーリング制御部30はデイスクフアイル10に
保存されたデータテーブルからグラフを作成し、
グラフ描画制御部40内のグラフイツクメモリに
書き込む。このようにして、x,yの軸表にグラ
フが重ね書きされる。すなわちグラフイツクメモ
リにグラフパターンが書き込まれる。ここまでの
動作は従来技術で行なわれる。
次にオートスケーリング制御部30は、省略波
形をグラフ描画制御部40内のグラフイツクメモ
リに書き込むために、グラフ描画制御部40に対
してグラフイツクメモリの省略波形表示該当領域
を指定する情報を出力すると共に、省略波形描画
制御部50に対して起動信号を出力する。なお、
省略波形表示該当領域とは第2図のように、グラ
フと省略波形が重なる領域であり、省略波形が描
かれる領域を指す。これによりグラフイツクメモ
リの省略波形表示該当領域内のグラフパターンが
所定ビツト単位で読み出され、省略波形描画制御
部50に供給される。この省略波形描画制御部5
0は、省略波形に関する2種のパターン(省略波
形の波形内領域の表示消去に適用されるパターン
と、省略波形の表示に適用されるパターン)を発
生する機能を有しており、オートスケーリング制
御部30からの起動信号に応じてこれら2種のパ
ターンを所定ビツト単位で発生する。また、省略
波形描画制御部50は2種の論理加算(アンド加
算とオア加算)機能を有している。しかして省略
波形描画制御部50は上記表示消去用のパターン
を省略波形表示該当領域内のグラフパターンと所
定ビツト単位でアンド加算することにより、省略
波形内領域に対応する各ビツトがOFFされたグ
ラフパターンを得る。次に省略波形描画制御部5
0は、このようにして得られたグラフパターンと
上記表示用のパターンとを所定ビツト単位でオア
加算し、省略波形付のグラフパターンを得る。こ
の省略波形付のグラフパターンはグラフ描画制御
部40内のグラフイツクメモリの元の領域に所定
ビツト単位で書き込まれる。このグラフイツクメ
モリの内容を用いてCRTモニタ60に画面表示
を行なうことにより、省略波形付グラフが自然な
状態で表示される。
形をグラフ描画制御部40内のグラフイツクメモ
リに書き込むために、グラフ描画制御部40に対
してグラフイツクメモリの省略波形表示該当領域
を指定する情報を出力すると共に、省略波形描画
制御部50に対して起動信号を出力する。なお、
省略波形表示該当領域とは第2図のように、グラ
フと省略波形が重なる領域であり、省略波形が描
かれる領域を指す。これによりグラフイツクメモ
リの省略波形表示該当領域内のグラフパターンが
所定ビツト単位で読み出され、省略波形描画制御
部50に供給される。この省略波形描画制御部5
0は、省略波形に関する2種のパターン(省略波
形の波形内領域の表示消去に適用されるパターン
と、省略波形の表示に適用されるパターン)を発
生する機能を有しており、オートスケーリング制
御部30からの起動信号に応じてこれら2種のパ
ターンを所定ビツト単位で発生する。また、省略
波形描画制御部50は2種の論理加算(アンド加
算とオア加算)機能を有している。しかして省略
波形描画制御部50は上記表示消去用のパターン
を省略波形表示該当領域内のグラフパターンと所
定ビツト単位でアンド加算することにより、省略
波形内領域に対応する各ビツトがOFFされたグ
ラフパターンを得る。次に省略波形描画制御部5
0は、このようにして得られたグラフパターンと
上記表示用のパターンとを所定ビツト単位でオア
加算し、省略波形付のグラフパターンを得る。こ
の省略波形付のグラフパターンはグラフ描画制御
部40内のグラフイツクメモリの元の領域に所定
ビツト単位で書き込まれる。このグラフイツクメ
モリの内容を用いてCRTモニタ60に画面表示
を行なうことにより、省略波形付グラフが自然な
状態で表示される。
以上、この発明の一実施例について、その概略
を説明した。次に第4図乃至第6図を参照してこ
の発明の一実施例を詳細に説明する。第4図は主
としてグラフ描画制御部40および省略波形描画
制御部50の要部構成を示す。同図において、3
1はアドレス制御信号発生部である。アドレス制
御信号発生部31はオートスケーリング制御部3
0に設けられており、省略波形付のグラフパター
ン作成に際し、グラフ描画制御部40に対してア
ドレスを、省略波形描画制御部50に対して起動
信号をそれぞれ出力する。グラフ描画制御部40
は、グラフパターンが格納されるグラフイツクメ
モリ41と、グラフイツクメモリ41に対するア
ドレスを発生するアドレス制御装置42と、グラ
フイツクメモリ41に対するリード/ライト制御
を行なうグラフイツク制御装置43とを有してい
る。また、省略波形描画制御部50は、ANDパ
ターンメモリ51と、ANDパターンメモリ51
に対するアドレスを発生するアドレス制御装置5
2とORパターンメモリ53と、ORパターンメ
モリ53に対するアドレスを発生するアドレス制
御装置54と、AND回路55、OR回路56とを
有している。
を説明した。次に第4図乃至第6図を参照してこ
の発明の一実施例を詳細に説明する。第4図は主
としてグラフ描画制御部40および省略波形描画
制御部50の要部構成を示す。同図において、3
1はアドレス制御信号発生部である。アドレス制
御信号発生部31はオートスケーリング制御部3
0に設けられており、省略波形付のグラフパター
ン作成に際し、グラフ描画制御部40に対してア
ドレスを、省略波形描画制御部50に対して起動
信号をそれぞれ出力する。グラフ描画制御部40
は、グラフパターンが格納されるグラフイツクメ
モリ41と、グラフイツクメモリ41に対するア
ドレスを発生するアドレス制御装置42と、グラ
フイツクメモリ41に対するリード/ライト制御
を行なうグラフイツク制御装置43とを有してい
る。また、省略波形描画制御部50は、ANDパ
ターンメモリ51と、ANDパターンメモリ51
に対するアドレスを発生するアドレス制御装置5
2とORパターンメモリ53と、ORパターンメ
モリ53に対するアドレスを発生するアドレス制
御装置54と、AND回路55、OR回路56とを
有している。
ORパターンメモリ(第1パターンメモリ)5
3には、第5図の動作説明図に示されているよう
に例えば16×16ビツト構成のORパターン(第1
種パターン)PTN1が16ビツトの行(横列)パ
ターン単位で格納されている。このORパターン
PTN1は、省略波形の構成単位である基本波形、
例えば1周期波形を表示するのに必要なビツトパ
ターンデータである。一方、ANDパターンメモ
リ(第2パターンメモリ)51には、第5図の動
作説明図に示されているように、16×16ビツト構
成のANDパターン(第2種パターン)PTN2が
16ビツトの行(横列)パターン単位で格納されて
いる。このANDパターンPTN1は、上期1周期
波形内領域の表示消去に必要なビツトパターンデ
ータである。但し、この実施例では、1周期波形
内領域に対応する各ビツトがONされ、1周期波
形外領域に対応する各ビツトがOFFされている。
3には、第5図の動作説明図に示されているよう
に例えば16×16ビツト構成のORパターン(第1
種パターン)PTN1が16ビツトの行(横列)パ
ターン単位で格納されている。このORパターン
PTN1は、省略波形の構成単位である基本波形、
例えば1周期波形を表示するのに必要なビツトパ
ターンデータである。一方、ANDパターンメモ
リ(第2パターンメモリ)51には、第5図の動
作説明図に示されているように、16×16ビツト構
成のANDパターン(第2種パターン)PTN2が
16ビツトの行(横列)パターン単位で格納されて
いる。このANDパターンPTN1は、上期1周期
波形内領域の表示消去に必要なビツトパターンデ
ータである。但し、この実施例では、1周期波形
内領域に対応する各ビツトがONされ、1周期波
形外領域に対応する各ビツトがOFFされている。
オートスケーリング制御部30は、省略波形付
のグラフパターンを必要とする場合、スケーリン
グによつに決定された省略波形表示該当領域を構
成する各1周期波形表示該当領域に該当するグラ
フイツクメモリ41内各領域のそれぞれの先頭ア
ドレスを順次アドレス制御信号発生部31から発
生する。また、オートスケーリング制御部30は
上記先頭アドレス発生時に起動信号もアドレス制
御信号発生部31から発生する。この起動信号は
省略波形描画制御部50内のアドレス制御装置5
2,54に導かれる。これにより、アドレス制御
装置52,54は、対応するANDパターンメモ
リ51、ORパターンメモリ53に対するアドレ
スを、例えば0番地より最終番地までシーケンシ
ヤルにそれぞれのタイミングで発生する。この結
果、ANDパターンメモリ51から、ANDパター
ンPTN2が16ビツトの行パターン単位で先頭行
パターンより順に読み出される。また、ORパタ
ーンメモリ53からは、ORパターンPTN1が同
じく16ビツトの行パターン単位で先頭行パターン
より順に(上述のANDパターンPTN2より例え
ばAND回路55の遅延時間分だけ遅れたタイミ
ングで)読み出される。ANDパターンメモリ5
1から読み出された16ビツトの行パターンは
AND回路55の一方の入力部に導かれる。また、
ORパターンメモリ53から読み出された16ビツ
トの行パターンはOR回路56の一方の入力部に
導かれる。
のグラフパターンを必要とする場合、スケーリン
グによつに決定された省略波形表示該当領域を構
成する各1周期波形表示該当領域に該当するグラ
フイツクメモリ41内各領域のそれぞれの先頭ア
ドレスを順次アドレス制御信号発生部31から発
生する。また、オートスケーリング制御部30は
上記先頭アドレス発生時に起動信号もアドレス制
御信号発生部31から発生する。この起動信号は
省略波形描画制御部50内のアドレス制御装置5
2,54に導かれる。これにより、アドレス制御
装置52,54は、対応するANDパターンメモ
リ51、ORパターンメモリ53に対するアドレ
スを、例えば0番地より最終番地までシーケンシ
ヤルにそれぞれのタイミングで発生する。この結
果、ANDパターンメモリ51から、ANDパター
ンPTN2が16ビツトの行パターン単位で先頭行
パターンより順に読み出される。また、ORパタ
ーンメモリ53からは、ORパターンPTN1が同
じく16ビツトの行パターン単位で先頭行パターン
より順に(上述のANDパターンPTN2より例え
ばAND回路55の遅延時間分だけ遅れたタイミ
ングで)読み出される。ANDパターンメモリ5
1から読み出された16ビツトの行パターンは
AND回路55の一方の入力部に導かれる。また、
ORパターンメモリ53から読み出された16ビツ
トの行パターンはOR回路56の一方の入力部に
導かれる。
一方、アドレス制御信号発生部31から発生さ
れた上記先頭アドレス(すなわちグラフイツクメ
モリ41内の或る1周期波形表示該当領域の先頭
アドレス)は、グラフ描画制御部40内のアドレ
ス制御装置42に導かれ、当該アドレス制御装置
42が有する図示せぬアドレスカウンタにロード
される。これによりまず上記先頭アドレスがグラ
フイツクメモリ41に対するアドレスとして供給
される。アドレス制御装置42はアドレスカウン
タを所定タイミングで繰り返しインクリメント
し、(オートスケーリング制御部30によつて指
定された)グラフイツクメモリ41内の1周期波
形表示該当領域に対応した上記先頭アドレスに続
くアドレス列を1アドレスずつ順に出力する。こ
の結果、グラフイツクメモリ41内の指定された
1周期波形表示該当領域が上記先頭アドレスから
始まるアドレス列で指定される。グラフイツク制
御装置43はアドレス制御装置42からの1回の
アドレス出力に対応して、まずリードサイクルを
実行し、次にライトサイクルを実行するように構
成されている。今、適宜的にリードサイクルだけ
を考えると、アドレス制御装置42から出力され
るアドレスの指定により、グラフイツクメモリ4
1から、上記1周期波形表示該当領域内のグラフ
パターンが16ビツトの行パターン単位で先頭行パ
ターンより読み出される。これは、第5図の動作
説明図に示されているように、グラフイツクメモ
リ41から1周期波形表示該当領域内のグラフパ
ターンGPTN1が切り出されることを示す。グ
ラフメモリ41から読み出される16ビツトの行パ
ターンはAND回路55の他方の入力部に導かれ
る。
れた上記先頭アドレス(すなわちグラフイツクメ
モリ41内の或る1周期波形表示該当領域の先頭
アドレス)は、グラフ描画制御部40内のアドレ
ス制御装置42に導かれ、当該アドレス制御装置
42が有する図示せぬアドレスカウンタにロード
される。これによりまず上記先頭アドレスがグラ
フイツクメモリ41に対するアドレスとして供給
される。アドレス制御装置42はアドレスカウン
タを所定タイミングで繰り返しインクリメント
し、(オートスケーリング制御部30によつて指
定された)グラフイツクメモリ41内の1周期波
形表示該当領域に対応した上記先頭アドレスに続
くアドレス列を1アドレスずつ順に出力する。こ
の結果、グラフイツクメモリ41内の指定された
1周期波形表示該当領域が上記先頭アドレスから
始まるアドレス列で指定される。グラフイツク制
御装置43はアドレス制御装置42からの1回の
アドレス出力に対応して、まずリードサイクルを
実行し、次にライトサイクルを実行するように構
成されている。今、適宜的にリードサイクルだけ
を考えると、アドレス制御装置42から出力され
るアドレスの指定により、グラフイツクメモリ4
1から、上記1周期波形表示該当領域内のグラフ
パターンが16ビツトの行パターン単位で先頭行パ
ターンより読み出される。これは、第5図の動作
説明図に示されているように、グラフイツクメモ
リ41から1周期波形表示該当領域内のグラフパ
ターンGPTN1が切り出されることを示す。グ
ラフメモリ41から読み出される16ビツトの行パ
ターンはAND回路55の他方の入力部に導かれ
る。
AND回路55は16個の2入力ANDゲート(図
示せず)で構成されており、ANDパターンメモ
リ51から読み出される16ビツトの行パターンの
レベル反転データと、グラフイツクメモリ41か
ら読み出される16ビツトの行パターンとをビツト
対応でAND加算する。これにより、グラフイツ
クメモリ41から読み出される16ビツトの行パタ
ーンにおいて、1周期波形内領域と重なるビツト
(ビツト群)がOFFされる。AND回路55の出
力(16ビツトの行パターン)はOR回路56の他
方の入力部に導かれる。
示せず)で構成されており、ANDパターンメモ
リ51から読み出される16ビツトの行パターンの
レベル反転データと、グラフイツクメモリ41か
ら読み出される16ビツトの行パターンとをビツト
対応でAND加算する。これにより、グラフイツ
クメモリ41から読み出される16ビツトの行パタ
ーンにおいて、1周期波形内領域と重なるビツト
(ビツト群)がOFFされる。AND回路55の出
力(16ビツトの行パターン)はOR回路56の他
方の入力部に導かれる。
OR回路56は16個の2入力ORゲート(図示
せず)で構成されており、AND回路55から出
力される16ビツトの行パターンと、ORパターン
メモリ53から読み出される16ビツトの行パター
ンとをビツト対応でOR加算する。これにより省
略波形付の行パターンが作成される。
せず)で構成されており、AND回路55から出
力される16ビツトの行パターンと、ORパターン
メモリ53から読み出される16ビツトの行パター
ンとをビツト対応でOR加算する。これにより省
略波形付の行パターンが作成される。
ここでグラフイツク制御装置43は、リードサ
イクルからライトサイクルにサイクル切り換えを
行なう。これにより、OR回路56から出力され
る16ビツトの行パターンがグラフイツクメモリ4
1の元のアドレス位置に書き込まれる。
イクルからライトサイクルにサイクル切り換えを
行なう。これにより、OR回路56から出力され
る16ビツトの行パターンがグラフイツクメモリ4
1の元のアドレス位置に書き込まれる。
以上の動作が、グラフイツクメモリ41内の1
周期波形表示該当領域に格納されているグラフパ
ターンGPTN1について行パターン単位で繰り
返されることにより、第5図の動作説明図に示さ
れるように、グラフパターンGPTN1において
1周期波形内領域に重なるビツト群が全てOFF
されたグラフパターンGPTN2が中間結果とし
て得られ、更に当該グラフパターンGPTN2に
1周期波形(ORパターンPTN1)が重畳された
グラフパターンGPTN3が最終結果として得ら
れる。このグラフパターンGPTN3は、グラフ
イツクメモリ41のグラフパターンGPTN1が
格納されていた領域に書き込まれる。すなわち、
グラフイツクメモリ41内のグラフパターン
GPTN1がグラフパターンGPTN3に書き換え
られる。なお、ANDパターンメモリ51、ORパ
ターンメモリ53、更にグラフイツクメモリ41
のリードタイミングは、AND回路55において
ANDパターンPTN2とグラフパターンGPTN1
とのAND加算が同一行の行パターン同志で行な
われ、OR回路56においてORパターンPTN1
とグラフパターンGPTN2とのOR加算が同一行
の行パターン同志で行なわれるタイミングとなつ
ている。
周期波形表示該当領域に格納されているグラフパ
ターンGPTN1について行パターン単位で繰り
返されることにより、第5図の動作説明図に示さ
れるように、グラフパターンGPTN1において
1周期波形内領域に重なるビツト群が全てOFF
されたグラフパターンGPTN2が中間結果とし
て得られ、更に当該グラフパターンGPTN2に
1周期波形(ORパターンPTN1)が重畳された
グラフパターンGPTN3が最終結果として得ら
れる。このグラフパターンGPTN3は、グラフ
イツクメモリ41のグラフパターンGPTN1が
格納されていた領域に書き込まれる。すなわち、
グラフイツクメモリ41内のグラフパターン
GPTN1がグラフパターンGPTN3に書き換え
られる。なお、ANDパターンメモリ51、ORパ
ターンメモリ53、更にグラフイツクメモリ41
のリードタイミングは、AND回路55において
ANDパターンPTN2とグラフパターンGPTN1
とのAND加算が同一行の行パターン同志で行な
われ、OR回路56においてORパターンPTN1
とグラフパターンGPTN2とのOR加算が同一行
の行パターン同志で行なわれるタイミングとなつ
ている。
明らかなように、上述の処理を、グラフイツク
メモリ41内の省略波形表示該当領域を構成する
全ての1周期波形表示該当領域について行なうこ
とにより、省略波形付のグラフパターンをグラフ
イツクメモリ41に格納することができる。この
グラフイツクメモリ41に格納された省略波形付
のグラフパターンを用いてCRTモニタ60に画
面表示を行なうことにより、第6図に示されるよ
うに省略波形付グラフが自然な見やすい状態で表
示される。
メモリ41内の省略波形表示該当領域を構成する
全ての1周期波形表示該当領域について行なうこ
とにより、省略波形付のグラフパターンをグラフ
イツクメモリ41に格納することができる。この
グラフイツクメモリ41に格納された省略波形付
のグラフパターンを用いてCRTモニタ60に画
面表示を行なうことにより、第6図に示されるよ
うに省略波形付グラフが自然な見やすい状態で表
示される。
なお、前記実施例では、縦方向のグラフの場合
について説明したが、横方向のグラフの場合にも
同様に適用できる。但し、ANDパターンメモリ
51、ORパターンメモリ53からの読み出しに
際し、いわゆる縦横変換が必要である。
について説明したが、横方向のグラフの場合にも
同様に適用できる。但し、ANDパターンメモリ
51、ORパターンメモリ53からの読み出しに
際し、いわゆる縦横変換が必要である。
また、この発明はカラーグラフ表示にも適用で
きる。但し、この場合には、前述のAND加算は、
R,G,B全てのグラフパターンに対して行なわ
れる必要がある。一方、OR加算は、表示色に対
応するAND加算結果に対してのみ行なわれる必
要がある。
きる。但し、この場合には、前述のAND加算は、
R,G,B全てのグラフパターンに対して行なわ
れる必要がある。一方、OR加算は、表示色に対
応するAND加算結果に対してのみ行なわれる必
要がある。
以上詳述したようにこの発明によれば、簡単な
構成でありながら省略波形(波線)付グラフが見
やすく自然な状態で表示される。
構成でありながら省略波形(波線)付グラフが見
やすく自然な状態で表示される。
第1図は紙面上に描かれた省略波形付のグラフ
を示す図、第2図は省略波形付グラフの従来の画
面表示例を示す図、第3図はこの発明の一実施例
に係る情報処理機器の概略構成を示すブロツク
図、第4図は第3図に示す主としてグラフ描画制
御部および省略波形描画制御部の要部構成を示す
ブロツク図、第5図は省略波形付グラフ作成に関
する動作説明図、第6図は省略波形付グラフの画
面表示例を示す図である。 30……オートスケーリング制御部、40……
グラフ描画制御部、41……グラフイツクメモ
リ、50……省略波形描画制御部、51……
ANDパターンメモリ、53……ORパターンメモ
リ、55……AND回路、56……OR回路。
を示す図、第2図は省略波形付グラフの従来の画
面表示例を示す図、第3図はこの発明の一実施例
に係る情報処理機器の概略構成を示すブロツク
図、第4図は第3図に示す主としてグラフ描画制
御部および省略波形描画制御部の要部構成を示す
ブロツク図、第5図は省略波形付グラフ作成に関
する動作説明図、第6図は省略波形付グラフの画
面表示例を示す図である。 30……オートスケーリング制御部、40……
グラフ描画制御部、41……グラフイツクメモ
リ、50……省略波形描画制御部、51……
ANDパターンメモリ、53……ORパターンメモ
リ、55……AND回路、56……OR回路。
Claims (1)
- 1 グラフパターンデータを記憶する手段と、省
略波形のパターンデータを記憶する手段と、省略
波形領域を消去するグラフ消去用のパターンデー
タを記憶する手段と、前記グラフ消去用のパター
ンデータに基づいて省略波形領域内の前記グラフ
パターンデータを消去する手段と、この消去する
手段で消去されたグラフパターンデータの前記省
略波形領域へ前記省略波形のパターンデータを重
畳して書き込む手段とを有することを特徴とする
グラフ表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7119383A JPS59197953A (ja) | 1983-04-22 | 1983-04-22 | グラフ表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7119383A JPS59197953A (ja) | 1983-04-22 | 1983-04-22 | グラフ表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59197953A JPS59197953A (ja) | 1984-11-09 |
JPH0518154B2 true JPH0518154B2 (ja) | 1993-03-11 |
Family
ID=13453582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7119383A Granted JPS59197953A (ja) | 1983-04-22 | 1983-04-22 | グラフ表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59197953A (ja) |
-
1983
- 1983-04-22 JP JP7119383A patent/JPS59197953A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS59197953A (ja) | 1984-11-09 |
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