JPS58218097A - 高速半導体メモリ - Google Patents
高速半導体メモリInfo
- Publication number
- JPS58218097A JPS58218097A JP57100705A JP10070582A JPS58218097A JP S58218097 A JPS58218097 A JP S58218097A JP 57100705 A JP57100705 A JP 57100705A JP 10070582 A JP10070582 A JP 10070582A JP S58218097 A JPS58218097 A JP S58218097A
- Authority
- JP
- Japan
- Prior art keywords
- ras
- cas
- mode
- memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は半導体記憶素子に関し、特にＭＯ８形ダイナミ
ックメモリの新しい機能を制御する回路方式に関するも
のである。
ックメモリの新しい機能を制御する回路方式に関するも
のである。
従来技術
メモリ素子で、連続したアドレスから被蔽の情報を連続
して高速に読出し又は書込みを行うために、従来のメモ
リ素子には、ベージモード動作がある。（例：第１図に
ベージモードのタイムチャートを示す。）−力、４ピツ
トの連続したアドレスを高速に読出し、書込み可能なニ
ブルモード動作を持つメモリ素子が第近発表され、今後
、多くの素子で採用されようとしている。（例：第２図
にニブルモードのタイムチャートを示１゜） 両者とも、ＲＡＳが−Ｌ−で、ＣＡ８が−Ｌ”→”Ｈ２
→゛Ｌ”と亥化することで、ベージモードと。
して高速に読出し又は書込みを行うために、従来のメモ
リ素子には、ベージモード動作がある。（例：第１図に
ベージモードのタイムチャートを示す。）−力、４ピツ
トの連続したアドレスを高速に読出し、書込み可能なニ
ブルモード動作を持つメモリ素子が第近発表され、今後
、多くの素子で採用されようとしている。（例：第２図
にニブルモードのタイムチャートを示１゜） 両者とも、ＲＡＳが−Ｌ−で、ＣＡ８が−Ｌ”→”Ｈ２
→゛Ｌ”と亥化することで、ベージモードと。
ニブルモードを識別しているために、同一メモリ素子内
で、両者が両立できなかった。
で、両者が両立できなかった。
発明の目的
本発−〇目的は、ベージモードとニブルモードを、同一
のメモリ素子でザボートするだめの制御方法を提供する
ことにある。
のメモリ素子でザボートするだめの制御方法を提供する
ことにある。
本発明は、アドレスマルチプレクサプルなメモリ素子の
スタンダードな動作（リード、・ライト、リードモチづ
）〒イライト、アーリーライト等）の他に、）ｔＡ８が
Ｌ−で、ＣＡＳが・Ｌ・→＠Ｈ”→１Ｌ”とトグル丁れ
ば、ベージモード動作となり、逆に、ＣＡＳが＠Ｌ”で
、ＲＡＳが“Ｌ”→“Ｈ”→”Ｌ″と変化すれば、ニブ
ルモード動作とする制御方法を採用し、実現した。
スタンダードな動作（リード、・ライト、リードモチづ
）〒イライト、アーリーライト等）の他に、）ｔＡ８が
Ｌ−で、ＣＡＳが・Ｌ・→＠Ｈ”→１Ｌ”とトグル丁れ
ば、ベージモード動作となり、逆に、ＣＡＳが＠Ｌ”で
、ＲＡＳが“Ｌ”→“Ｈ”→”Ｌ″と変化すれば、ニブ
ルモード動作とする制御方法を採用し、実現した。
発明の実施例
一以下１本発明の一実施例を第３、および、４図により
説明する。本実施−では、４ニブルビツト構成で説明す
るが、ビレト数の構成は、任（： 意に拡張できる。 、、、。
説明する。本実施−では、４ニブルビツト構成で説明す
るが、ビレト数の構成は、任（： 意に拡張できる。 、、、。
第３図は、本発明を実現するための、メモリ素子内の構
成図である。上部の長方形が、メモリアレイを示し、４
マクト構成となっている。
成図である。上部の長方形が、メモリアレイを示し、４
マクト構成となっている。
これらのマットは、動作モードにかかわらず、同一サイ
クルで同時に動作する。各マットは、通常のメモリアレ
イと同様に、ワードデコーダドライバＷＤ、バイトデコ
ーダドライバＹＤ。
クルで同時に動作する。各マットは、通常のメモリアレ
イと同様に、ワードデコーダドライバＷＤ、バイトデコ
ーダドライバＹＤ。
ワード線Ｗ％データ線Ｄ゛、プリアンプＰＡ、メモリセ
ル、ダミーセル勢から構成する。
ル、ダミーセル勢から構成する。
尚、各記号の、第一添字は、マット０〜３に対応し、第
二添字は、ワード線、データ線に対応する〇 メモリアレイからの入出力データは、メインアンプＭＡ
で増幅し、２ビツトデコーダＤＥＣ出力により５選択さ
才ｌるゲートを通して、データ入力端子ＤＩ、データ出
力端子Ｄｏに接続する、 ＤＥＣの人力データは、２ ｂｉｔカウンターＣＮＴか
ら供給さ懸る。このＣＮＴは、ロード機能があり、カラ
上アドレスの下位２ ｂｉｔをロー１１１ゝ ドできる。、カウレ、ターとロード動作の選択は。
二添字は、ワード線、データ線に対応する〇 メモリアレイからの入出力データは、メインアンプＭＡ
で増幅し、２ビツトデコーダＤＥＣ出力により５選択さ
才ｌるゲートを通して、データ入力端子ＤＩ、データ出
力端子Ｄｏに接続する、 ＤＥＣの人力データは、２ ｂｉｔカウンターＣＮＴか
ら供給さ懸る。このＣＮＴは、ロード機能があり、カラ
上アドレスの下位２ ｂｉｔをロー１１１ゝ ドできる。、カウレ、ターとロード動作の選択は。
１□、腐
デづテクタＤＥＴ□５からの制御信号により、コントロ
ールされ、る。
ールされ、る。
ＣＮＴのクロックは、クロック発生器ＣＬＫ−ＧＥＮか
ら供給される。ＣＬＫ−ＧＥＮは、ディテクタによりイ
ネーブルされ、ＲＡＳ、又はＣＡＳの立ち下がりをトリ
ガーとし、クロックを発生させる。
ら供給される。ＣＬＫ−ＧＥＮは、ディテクタによりイ
ネーブルされ、ＲＡＳ、又はＣＡＳの立ち下がりをトリ
ガーとし、クロックを発生させる。
ディテクタでは、メモリ素子の動作モードをＲＡＳ
ＣＡＳから検知し、ＣＬＫ−ＧＥＮ 。
ＣＡＳから検知し、ＣＬＫ−ＧＥＮ 。
ＣＮＴの制御信号を発生する。
第４図は、本発明のニブルモードのタイミングチャート
な示す。区間Ａは、ＲＡＳがアクティブ（＠Ｌ２レベル
）となり、Ｔ’ＲＣＤ （ＲＡＳからＣＡＳの遅れ時間
）後に、ＣＡＳがアクティブ（”Ｌ”レベル）になる動
作であり、通常のり一ド／ライト、ベージモード尋と同
じであり、ニブルモードとして検知できない。
な示す。区間Ａは、ＲＡＳがアクティブ（＠Ｌ２レベル
）となり、Ｔ’ＲＣＤ （ＲＡＳからＣＡＳの遅れ時間
）後に、ＣＡＳがアクティブ（”Ｌ”レベル）になる動
作であり、通常のり一ド／ライト、ベージモード尋と同
じであり、ニブルモードとして検知できない。
区間Ｂでは、第２図とは逆に、ＣＡＳを“Ｌ”に同市し
たまま、ＲＡＳを、１Ｌ″→“Ｈ・→・Ｌ−とトグル１
−るので、ニブルモードと検知できる。
たまま、ＲＡＳを、１Ｌ″→“Ｈ・→・Ｌ−とトグル１
−るので、ニブルモードと検知できる。
区間Ｃは、ＲＡＳ、ＣＡＳとも“Ｈ″レベルなり動作の
終了を検知できる。
終了を検知できる。
本発明で、読出し動作は１次の通りである。
第４図区間Ａでは、ＲＡＳの立ち下がりに同期し、４マ
ット同時にワード線、データＩｉ！ｉ！を励起し、プリ
アンプにデータを、読込む。ＣＡＳの立ち下がりに同期
して、カラムアドレスの下位２ ｂｉｔを、第３−〇Ｎ
’ｌ’にロードすると同時に、メインアンプにデータな
読出−ｇ、ＣＮ’ｌ’田力がデコードされ白診メインア
ンプの出力が、Ｄ。
ット同時にワード線、データＩｉ！ｉ！を励起し、プリ
アンプにデータを、読込む。ＣＡＳの立ち下がりに同期
して、カラムアドレスの下位２ ｂｉｔを、第３−〇Ｎ
’ｌ’にロードすると同時に、メインアンプにデータな
読出−ｇ、ＣＮ’ｌ’田力がデコードされ白診メインア
ンプの出力が、Ｄ。
端子に出力される。
区間Ｂでは、ニブルモードｙ！−横知すると同時に、Ｃ
ＮＴをカウントモードとし、アドレスをカウントアツプ
し、メインアンプのデータを、１畝次ＤＯに出力する。
ＮＴをカウントモードとし、アドレスをカウントアツプ
し、メインアンプのデータを、１畝次ＤＯに出力する。
書込み時は、読出し時と同４＃１ＫＩ）ｌｌｉＴｃ、Ｃ
ＮＴは動作するが５区間Ａでは１ｗＥＫより当該マット
にデータを智込み、区間Ｂでは、ＲＡＳのトグルに同期
して、カウントアツプされた。
ＮＴは動作するが５区間Ａでは１ｗＥＫより当該マット
にデータを智込み、区間Ｂでは、ＲＡＳのトグルに同期
して、カウントアツプされた。
アドレスの示すマットに、内部的ＫＷＢを発生させ、誓
き込む。
き込む。
次に、伸の動作そ一ドに対″１−る第３図の、ＤＥＴＣ
、ＣＩ、に−ＧＥＮ、ＣＮＴのニブルモードとの互換性
について述べる。
、ＣＩ、に−ＧＥＮ、ＣＮＴのニブルモードとの互換性
について述べる。
第４図区間Ａは、いずれの動作モードとも、ＲＡＳ、Ｃ
ＡＳの動作は、通常のリード／ライトと同じである。そ
こで、動作モードを意識せずに、ＤＥＴＣは、ＣＡＳの
立ち下がりに同期し、ＣＮＴをロードモードにし、クロ
ックな°発生させ、カラムアドレス下位２ｂｉｔをロー
ドし、当該ＭＡのデータをＤＯに読出てか、ＤＩのデー
タを、当該ＭＡを経由し、マットに書込む。
ＡＳの動作は、通常のリード／ライトと同じである。そ
こで、動作モードを意識せずに、ＤＥＴＣは、ＣＡＳの
立ち下がりに同期し、ＣＮＴをロードモードにし、クロ
ックな°発生させ、カラムアドレス下位２ｂｉｔをロー
ドし、当該ＭＡのデータをＤＯに読出てか、ＤＩのデー
タを、当該ＭＡを経由し、マットに書込む。
一方、区間Ａに続き、ページモード動作を検出したなら
ば−ＤＥＴＣは、ＣＮＴをロード状態にし、ＣＡＳのト
グルの度に、これに同期し、クロックを発生させ、カラ
ムアドレスの下位２ｂｉｔをロードする。ＭＡには、Ｃ
ＡＳのトグルの度に、新しいデータが読出−れ、当該Ｍ
Ａのデータが、ＣＮＴのロードモードにより選択さく″ れＤＯに読出されるか、あるい□は、ＤＩのデータ、″
。
ば−ＤＥＴＣは、ＣＮＴをロード状態にし、ＣＡＳのト
グルの度に、これに同期し、クロックを発生させ、カラ
ムアドレスの下位２ｂｉｔをロードする。ＭＡには、Ｃ
ＡＳのトグルの度に、新しいデータが読出−れ、当該Ｍ
Ａのデータが、ＣＮＴのロードモードにより選択さく″ れＤＯに読出されるか、あるい□は、ＤＩのデータ、″
。
を、ＭＡを経由して当該マツ、：、：、、”に書込む。
本実施例によれば、同一メモリチップ士で、アドレスマ
ルチプレクサプル・ダイナミックラムのスタンダードな
動作はもちろん、ページモート、ニブルモード動作のサ
ポートを可能にする効果がある。
ルチプレクサプル・ダイナミックラムのスタンダードな
動作はもちろん、ページモート、ニブルモード動作のサ
ポートを可能にする効果がある。
発明の効果
本発明によれば、ＣＡＳを“Ｌ”にしたまま、ＲＡＳを
トグルすることで、ニブル動作と見なすので、次の如き
効果を得ることができる。
トグルすることで、ニブル動作と見なすので、次の如き
効果を得ることができる。
１、 従来のＲＡＳ−ｉ“Ｌ”にしたまま、ＣＡＳをト
グルするページモード動作と、ニブルモード動作の識別
が可能となり１両者の同一チップ内でのサボー）Ｙ可能
とした。
グルするページモード動作と、ニブルモード動作の識別
が可能となり１両者の同一チップ内でのサボー）Ｙ可能
とした。
２、 ）ｔＡ８．ＣＡＳのみで、リード／ライト、ペ
ージモード、ニブルモードの識別を可能にしているので
、メモリ素子パッケージの端子数は従来通゛りで、従来
システムとの互換性が良（、高′會度実装にも適する。
ージモード、ニブルモードの識別を可能にしているので
、メモリ素子パッケージの端子数は従来通゛りで、従来
システムとの互換性が良（、高′會度実装にも適する。
□
６、 ニブルモード’により、従来のり−ド／′う１、
：： イト動作に比ベヤ１３倍〜４倍、ページモード動作に比
べても６倍相度の高速体ζ送馨可能にした。
：： イト動作に比ベヤ１３倍〜４倍、ページモード動作に比
べても６倍相度の高速体ζ送馨可能にした。
第１図は従来のページモード動作のタイミングチャート
図、第２図は従来のニブルモード動作のタイミングチャ
ート図、第６図は本発明の一実施例のメモＩＪ 索子の
ブロック図、第４図は同じ（ニブルモード動作のタイミ
ングチャート図である。 ＲＡＳ・・・ローアドレスストローブ ＣＡ８・・・カラムアドレスストローブＡＤＨ・・・ア
ドレス信号 ＤＯ・・・データ出力信号 ＤＩ・・・データ入力信号 ＷＤ・・・ワードデコーダドライノく−ＹＤ・・バイト
デコーダドライバー Ｗ・・ワード線 Ｄ・・データ線ＰＡ・、プリア
ンプ ＭＡ・・・メインアンプＤＩ・・・データ入力
端子 ＤＯ・・・データ出力端子 才３図 オキ図
図、第２図は従来のニブルモード動作のタイミングチャ
ート図、第６図は本発明の一実施例のメモＩＪ 索子の
ブロック図、第４図は同じ（ニブルモード動作のタイミ
ングチャート図である。 ＲＡＳ・・・ローアドレスストローブ ＣＡ８・・・カラムアドレスストローブＡＤＨ・・・ア
ドレス信号 ＤＯ・・・データ出力信号 ＤＩ・・・データ入力信号 ＷＤ・・・ワードデコーダドライノく−ＹＤ・・バイト
デコーダドライバー Ｗ・・ワード線 Ｄ・・データ線ＰＡ・、プリア
ンプ ＭＡ・・・メインアンプＤＩ・・・データ入力
端子 ＤＯ・・・データ出力端子 才３図 オキ図
Claims (1)
- １、 半導体メモリのメモリアレイを複数個のマットで
構成し、それぞれのマットのメモリセルとセンスアンプ
を同一サイクルで同時に活性化するメモリアレイ構成と
、これらのメモリアレイと初数個のデータをパラレルに
相互転送できるメモリ素子内の周辺回路と、これらの周
辺回路とメモリ素子のデータ入出力端子とシリアルにデ
ータを相互転送する制御回路と、ＣＡ８が”Ｌ”で、Ｒ
Ａｉ９が”Ｌ”→“Ｈ”→“Ｌ”とトグル丁れば、ニブ
ルモード動作とすることにより、ページモード動作をも
同一チップで両立させる制御方法と、以上のことを、従
来のメモリパッケージの端子数を増さすに実現し得るこ
とを特徴とする高速半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100705A JPS58218097A (ja) | 1982-06-14 | 1982-06-14 | 高速半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100705A JPS58218097A (ja) | 1982-06-14 | 1982-06-14 | 高速半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58218097A true JPS58218097A (ja) | 1983-12-19 |
Family
ID=14281103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57100705A Pending JPS58218097A (ja) | 1982-06-14 | 1982-06-14 | 高速半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218097A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0213395A2 (en) * | 1985-08-07 | 1987-03-11 | Texas Instruments Incorporated | Semiconductor memory with static column decode and page mode addressing capability |
| JPS63184987A (ja) * | 1987-01-28 | 1988-07-30 | Nec Corp | 半導体記憶装置 |
| JPH08195077A (ja) * | 1995-01-17 | 1996-07-30 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍの転送方式 |
-
1982
- 1982-06-14 JP JP57100705A patent/JPS58218097A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0213395A2 (en) * | 1985-08-07 | 1987-03-11 | Texas Instruments Incorporated | Semiconductor memory with static column decode and page mode addressing capability |
| JPS63184987A (ja) * | 1987-01-28 | 1988-07-30 | Nec Corp | 半導体記憶装置 |
| JPH08195077A (ja) * | 1995-01-17 | 1996-07-30 | Internatl Business Mach Corp <Ibm> | Ｄｒａｍの転送方式 |
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