JPH0676581A - 同期型スタチックメモリ - Google Patents
同期型スタチックメモリInfo
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- JPH0676581A JPH0676581A JP4230579A JP23057992A JPH0676581A JP H0676581 A JPH0676581 A JP H0676581A JP 4230579 A JP4230579 A JP 4230579A JP 23057992 A JP23057992 A JP 23057992A JP H0676581 A JPH0676581 A JP H0676581A
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Abstract
(57)【要約】
【目的】 端子数が少なく、かつ、高速動作可能な同期
型ＳＲＡＭを提供する。 【構成】 ｍ個の外部端子ＡＤＤｋ／Ｄinｋをｎビット
のアドレスＡＤＤの内のｍビットとｍビットの書込みデ
ータＤinが時分割で供給される共通端子として割り振
り、ｎ−ｍ個の外部端子をアドレスＡＤＤの残りのｎ−
ｍビット用のアドレス端子ＡＤＤｋとして割り振る。ク
ロック信号ＣＬＫの立ち上がりに応答して、記憶レジス
タ１、７が共通端子ＡＤＤｋ／Ｄinｋとアドレス端子Ａ
ＤＤｋからアドレスＡＤＤを取り込み、このアドレスＡ
ＤＤでメモリアレー４をアドレッシングする。これによ
り、読み出しモードの場合、メモリアレー４からデータ
が読み出される。一方、書き込みモードの場合、クロッ
ク信号ＣＬＫの立ち下がりに応答して、記憶レジスタ２
が外部端子ＡＤＤｋ／Ｄinｋに供給された書き込みデー
タＤinを取り込み、書き込み回路８、９が、メモリアレ
ー４のアドレスされた位置に、記憶レジスタ２から供給
される書き込みデータＤinを書き込む。
型ＳＲＡＭを提供する。 【構成】 ｍ個の外部端子ＡＤＤｋ／Ｄinｋをｎビット
のアドレスＡＤＤの内のｍビットとｍビットの書込みデ
ータＤinが時分割で供給される共通端子として割り振
り、ｎ−ｍ個の外部端子をアドレスＡＤＤの残りのｎ−
ｍビット用のアドレス端子ＡＤＤｋとして割り振る。ク
ロック信号ＣＬＫの立ち上がりに応答して、記憶レジス
タ１、７が共通端子ＡＤＤｋ／Ｄinｋとアドレス端子Ａ
ＤＤｋからアドレスＡＤＤを取り込み、このアドレスＡ
ＤＤでメモリアレー４をアドレッシングする。これによ
り、読み出しモードの場合、メモリアレー４からデータ
が読み出される。一方、書き込みモードの場合、クロッ
ク信号ＣＬＫの立ち下がりに応答して、記憶レジスタ２
が外部端子ＡＤＤｋ／Ｄinｋに供給された書き込みデー
タＤinを取り込み、書き込み回路８、９が、メモリアレ
ー４のアドレスされた位置に、記憶レジスタ２から供給
される書き込みデータＤinを書き込む。
Description
【０００１】
【産業上の利用分野】本発明は同期型スタチックメモリ
に関し、特にアドレス、書込みデータ及び制御信号をク
ロックのエッヂで取り込み、書込みパルス信号を内部で
自動的に発生する機能を有する同期型スタチックメモリ
に関する。
に関し、特にアドレス、書込みデータ及び制御信号をク
ロックのエッヂで取り込み、書込みパルス信号を内部で
自動的に発生する機能を有する同期型スタチックメモリ
に関する。
【０００２】
【従来の技術】最近のＬＩＳ技術の進歩によりシステム
の性能が大幅に向上している。それに伴い、半導体メモ
リもより高速アクセス可能なものが要求されている。こ
れらの超高速の半導体メモリとして一般に非同期型スタ
チックメモリが使用される。
の性能が大幅に向上している。それに伴い、半導体メモ
リもより高速アクセス可能なものが要求されている。こ
れらの超高速の半導体メモリとして一般に非同期型スタ
チックメモリが使用される。
【０００３】非同期型スタチックメモリ（以下ＳＲＡＭ
と称する）は、アドレスを入力すれば該当番地のデータ
を読み書きすることができ、ダイナミックメモリと異な
り複雑なタイミング制御を必要としない。しかし、シス
テムの性能が向上するにつれて、システムボード上の布
線インピーダンス又はＬＳＩ内部の出力バッファの外部
ドライブ能力のバラツキなどによってタイミングスキュ
ーが生じ、従来の非同期型ＳＲＡＭに対するスピード要
求がますます厳しいものとなっている。更に、システム
ボード上の書込みパルス発生回路により発生される書き
込みパルスもそのパルス幅の確保がむずかしくなってき
ている。
と称する）は、アドレスを入力すれば該当番地のデータ
を読み書きすることができ、ダイナミックメモリと異な
り複雑なタイミング制御を必要としない。しかし、シス
テムの性能が向上するにつれて、システムボード上の布
線インピーダンス又はＬＳＩ内部の出力バッファの外部
ドライブ能力のバラツキなどによってタイミングスキュ
ーが生じ、従来の非同期型ＳＲＡＭに対するスピード要
求がますます厳しいものとなっている。更に、システム
ボード上の書込みパルス発生回路により発生される書き
込みパルスもそのパルス幅の確保がむずかしくなってき
ている。
【０００４】上記の背景から“Self Timed RAM" と呼ば
れる同期型ＳＲＡＭが登場してきた（以下ＳＴＲＡＭと
称する）。このＳＴＲＡＭの構成と動作を図６のブロッ
ク図及び図７のタイミングチャートを参照して説明す
る。
れる同期型ＳＲＡＭが登場してきた（以下ＳＴＲＡＭと
称する）。このＳＴＲＡＭの構成と動作を図６のブロッ
ク図及び図７のタイミングチャートを参照して説明す
る。
【０００５】アドレスＡＤＤ、書込みデータＤin、チッ
プセレクト信号（ＣＳ）（通常、負論理は符号のアッパ
ーバーで表すが、本明細書及び図面においては、これを
符号を（ ）で囲んで示す）及び書き込み制御信号（Ｗ
Ｅ）は、クロック信号ＣＬＫの立上りで記憶レジスタ１
２に取り込まれる。
プセレクト信号（ＣＳ）（通常、負論理は符号のアッパ
ーバーで表すが、本明細書及び図面においては、これを
符号を（ ）で囲んで示す）及び書き込み制御信号（Ｗ
Ｅ）は、クロック信号ＣＬＫの立上りで記憶レジスタ１
２に取り込まれる。
【０００６】記憶レジスタ１２に記憶された情報に基づ
いてメモリアレー１３がアクセスされ、読み出しサイク
ルであればメモリアレー１３から読み出し情報が記憶レ
ジスタ１４に伝達される。記憶レジスタ１４に伝達され
た読み出し情報ＤoutはクロックＣＬＫの次のサイクル
の立上りエッヂで出力端子 に出力される。一方、書込
みサイクルであれば書込みパルス発生回路１５が自動的
に書込みパルスを発生し、メモリアレー１３に書き込み
データが書き込まれる。
いてメモリアレー１３がアクセスされ、読み出しサイク
ルであればメモリアレー１３から読み出し情報が記憶レ
ジスタ１４に伝達される。記憶レジスタ１４に伝達され
た読み出し情報ＤoutはクロックＣＬＫの次のサイクル
の立上りエッヂで出力端子 に出力される。一方、書込
みサイクルであれば書込みパルス発生回路１５が自動的
に書込みパルスを発生し、メモリアレー１３に書き込み
データが書き込まれる。
【０００７】図７に示されるように、アドレス、チップ
セレクト信号（ＣＳ）及び書き込み制御信号（ＷＥ）は
クロックＣＬＫの立上りエッヂに対し、セットアップ時
間ｔS 及びホールド時間ｔH を満足すれば良く、タイミ
ング規定が非常に簡単である。例えば、システムボード
上でこれら入力信号にタイミングスキューがあっても、
セットアップ時間ｔS 及びホール度時間ｔH を満足する
程度にタイミングを設定することは比較的容易であり、
書込みパルスが内部で自動的に発生するので、メモリの
外部で書込みパルス幅を気にする必要がない。従って、
ＳＴＲＡＭを使えばシステム設計が非常に容易となる。
セレクト信号（ＣＳ）及び書き込み制御信号（ＷＥ）は
クロックＣＬＫの立上りエッヂに対し、セットアップ時
間ｔS 及びホールド時間ｔH を満足すれば良く、タイミ
ング規定が非常に簡単である。例えば、システムボード
上でこれら入力信号にタイミングスキューがあっても、
セットアップ時間ｔS 及びホール度時間ｔH を満足する
程度にタイミングを設定することは比較的容易であり、
書込みパルスが内部で自動的に発生するので、メモリの
外部で書込みパルス幅を気にする必要がない。従って、
ＳＴＲＡＭを使えばシステム設計が非常に容易となる。
【０００８】最近のマイクロプロセッサは３２ビットの
ものが多く占めるように、ＳＴＲＡＭにも大きなビット
幅が要求されている。したがって、従来のようにデータ
入力端子と出力端子を分離しておくと多ビット構成にな
った時、ピン数が多くなり、パッケージも多端子になっ
てしまう。そこで、データ入力端子と出力端子を接続し
てＩ／Ｏ端子としてまとめてしまう方法が多ビット構成
のＳＴＲＡＭでは一般的である。一例として図８に国際
的なデバイス仕様決定機関であるＪＥＤＥＣに提案され
ている１２８Ｋ×８ビットのＳＴＲＡＭのピン配置を示
す。この１２８Ｋ×８ビットのＳＴＲＡＭはＩ／Ｏ端子
構成となっているため３６ピンのパッケージで済んでい
るが、仮に８本のＩ／Ｏ端子をデータ入力端子と出力端
子に分離すると４４ピンのパッケージが必要となる。
ものが多く占めるように、ＳＴＲＡＭにも大きなビット
幅が要求されている。したがって、従来のようにデータ
入力端子と出力端子を分離しておくと多ビット構成にな
った時、ピン数が多くなり、パッケージも多端子になっ
てしまう。そこで、データ入力端子と出力端子を接続し
てＩ／Ｏ端子としてまとめてしまう方法が多ビット構成
のＳＴＲＡＭでは一般的である。一例として図８に国際
的なデバイス仕様決定機関であるＪＥＤＥＣに提案され
ている１２８Ｋ×８ビットのＳＴＲＡＭのピン配置を示
す。この１２８Ｋ×８ビットのＳＴＲＡＭはＩ／Ｏ端子
構成となっているため３６ピンのパッケージで済んでい
るが、仮に８本のＩ／Ｏ端子をデータ入力端子と出力端
子に分離すると４４ピンのパッケージが必要となる。
【０００９】このＩ／Ｏ端子構成のＳＴＲＡＭは一般に
図９に示す構成を有する。図９において、１６はアドレ
スを取り込む記憶レジスタ、１７はメモリアレー、１８
は書込みドライバ、１９は書込みデータを取り込む記憶
レジスタ、２０は読み出しデータを取り込む記憶レジス
タ、２１はＩ／Ｏ端子に出力データを伝達する３ステー
ト出力バッファ、２２はチップセレクト信号（ＣＳ）、
出力制御信号（ＯＥ）及び書き込み制御信号（ＷＥ）を
取り込む記憶レジスタ群、２３は書込みパルス発生回
路、２４は出力制御情報を取り込む記憶レジスタ、２５
はチップセレクト信号（ＣＳ）及び書き込み制御信号
（ＷＥ）に応答して出力制御情報を出力するＡＮＤ回路
である。
図９に示す構成を有する。図９において、１６はアドレ
スを取り込む記憶レジスタ、１７はメモリアレー、１８
は書込みドライバ、１９は書込みデータを取り込む記憶
レジスタ、２０は読み出しデータを取り込む記憶レジス
タ、２１はＩ／Ｏ端子に出力データを伝達する３ステー
ト出力バッファ、２２はチップセレクト信号（ＣＳ）、
出力制御信号（ＯＥ）及び書き込み制御信号（ＷＥ）を
取り込む記憶レジスタ群、２３は書込みパルス発生回
路、２４は出力制御情報を取り込む記憶レジスタ、２５
はチップセレクト信号（ＣＳ）及び書き込み制御信号
（ＷＥ）に応答して出力制御情報を出力するＡＮＤ回路
である。
【００１０】次に、図１０を参照して読み出し動作につ
いて説明する。
いて説明する。
【００１１】クロックＣＬＫの立ち上がりに応答して、
アドレスＡＤＤが記憶レジスタ１６に取り込まれ、ロー
レベルのチップセレクト信号（ＣＳ）、出力制御信号
（ＯＥ）、ハイレベルの書き込み制御信号信号（ＷＥ）
が記憶レジスタ２２に取り込まれる。記憶レジスタ１６
に保持されたアドレスＡＤＤに応答して、メモリアレー
１７からデータが読み出され、記憶レジスタ２０に供給
される。次のサイクルのクロックＣＬＫの立ち上がりに
応答して、読み出しデータが記憶レジスタ２０にラッチ
され、ＡＮＤ回路２５からのデータ”１”が記憶レジス
タ２４にラッチされる。記憶レジスタ２４からのデー
タ”１”に応答して、出力バッファ２１が開き、クロッ
クＣＬＫの立ち上がりから所定の遅延時間ＴAA後に読み
出しデータＤoutがＩ／Ｏ端子に出力される。
アドレスＡＤＤが記憶レジスタ１６に取り込まれ、ロー
レベルのチップセレクト信号（ＣＳ）、出力制御信号
（ＯＥ）、ハイレベルの書き込み制御信号信号（ＷＥ）
が記憶レジスタ２２に取り込まれる。記憶レジスタ１６
に保持されたアドレスＡＤＤに応答して、メモリアレー
１７からデータが読み出され、記憶レジスタ２０に供給
される。次のサイクルのクロックＣＬＫの立ち上がりに
応答して、読み出しデータが記憶レジスタ２０にラッチ
され、ＡＮＤ回路２５からのデータ”１”が記憶レジス
タ２４にラッチされる。記憶レジスタ２４からのデー
タ”１”に応答して、出力バッファ２１が開き、クロッ
クＣＬＫの立ち上がりから所定の遅延時間ＴAA後に読み
出しデータＤoutがＩ／Ｏ端子に出力される。
【００１２】次に、図１１を参照して、書き込み動作に
ついて説明する。
ついて説明する。
【００１３】クロックＣＬＫの立ち上がりに応答して、
書き込みアドレスＡＤＤは記憶レジスタ１６にラッチさ
れ、ローレベルのチップセレクト信号（ＣＳ）及び書き
込み制御信号（ＷＥ）及びハイレベルの出力制御信号
（ＯＥ）は記憶レジスタ２２に取り込まれる。Ｉ／Ｏ端
子に供給された書き込みデータＤinも記憶レジスタ１９
に取り込まれる。チップセレクト信号（ＣＳ）と書き込
み制御信号（ＷＥ）に応答して同一サイクル内で、書き
込みパルス発生回路２３が書き込みパルスを発生し、書
き込みドライバ１８はアドレスＡＤＤにより指定される
位置にデータＤinを書き込む。
書き込みアドレスＡＤＤは記憶レジスタ１６にラッチさ
れ、ローレベルのチップセレクト信号（ＣＳ）及び書き
込み制御信号（ＷＥ）及びハイレベルの出力制御信号
（ＯＥ）は記憶レジスタ２２に取り込まれる。Ｉ／Ｏ端
子に供給された書き込みデータＤinも記憶レジスタ１９
に取り込まれる。チップセレクト信号（ＣＳ）と書き込
み制御信号（ＷＥ）に応答して同一サイクル内で、書き
込みパルス発生回路２３が書き込みパルスを発生し、書
き込みドライバ１８はアドレスＡＤＤにより指定される
位置にデータＤinを書き込む。
【００１４】図１２を参照して、書き込み動作後の読み
出し動作について説明する。
出し動作について説明する。
【００１５】クロックＣＬＫの立ち上がりに応答して、
読み出しアドレスＡＤＤ、チップセレクト信号（Ｃ
Ｓ）、出力制御信号（ＯＥ）、書き込み制御信号（Ｗ
Ｅ）が記憶レジスタ１６、２２に取り込まれ、そのサイ
クル内で、メモリアレー１７にデータが書き込まれる。
クロックＣＬＫの次のサイクルの立ち上がりに応答し
て、読み出しアドレスＡＤＤ、チップセレクト信号（Ｃ
Ｓ）、出力制御信号（ＯＥ）、書き込み制御信号（Ｗ
Ｅ）が記憶レジスタ１６、２２に取り込まれ、次のサイ
クルのクロックＣＬＫの立ち上がり後に読み出しデータ
ＤoutがＩ／Ｏ端子に出力される。
読み出しアドレスＡＤＤ、チップセレクト信号（Ｃ
Ｓ）、出力制御信号（ＯＥ）、書き込み制御信号（Ｗ
Ｅ）が記憶レジスタ１６、２２に取り込まれ、そのサイ
クル内で、メモリアレー１７にデータが書き込まれる。
クロックＣＬＫの次のサイクルの立ち上がりに応答し
て、読み出しアドレスＡＤＤ、チップセレクト信号（Ｃ
Ｓ）、出力制御信号（ＯＥ）、書き込み制御信号（Ｗ
Ｅ）が記憶レジスタ１６、２２に取り込まれ、次のサイ
クルのクロックＣＬＫの立ち上がり後に読み出しデータ
ＤoutがＩ／Ｏ端子に出力される。
【００１６】最後に、読み出し動作後の書き込み動作を
図１３を参照して説明する。
図１３を参照して説明する。
【００１７】Ｔ１サイクルで、Ｑ−１番目のデータが読
み出されていると仮定すると、このサイクルで、ハイレ
ベルの出力制御信号（ＯＥ）を記憶レジスタ２２に取り
込み、さらに、Ｔ２サイクルでＡＮＤ回路２５のローレ
ベル出力を記憶レジスタ２４に取り込み、出力バッファ
２１をハイインピーダンス状態にする。その後、Ｔ３サ
イクルで書き込みデータＤinを記憶レジスタ１９に取り
込む。
み出されていると仮定すると、このサイクルで、ハイレ
ベルの出力制御信号（ＯＥ）を記憶レジスタ２２に取り
込み、さらに、Ｔ２サイクルでＡＮＤ回路２５のローレ
ベル出力を記憶レジスタ２４に取り込み、出力バッファ
２１をハイインピーダンス状態にする。その後、Ｔ３サ
イクルで書き込みデータＤinを記憶レジスタ１９に取り
込む。
【００１８】
【発明が解決しようとする課題】以上説明したように、
Ｉ／Ｏコモン端子をもつＳＴＲＡＭは読み出し動作後、
書き込み動作へ移行する際に、出力バッファをハイイン
ピーダンス状態に設定するためのアイドルサイクルを必
要とし、システムの性能を低下させるという欠点があっ
た。
Ｉ／Ｏコモン端子をもつＳＴＲＡＭは読み出し動作後、
書き込み動作へ移行する際に、出力バッファをハイイン
ピーダンス状態に設定するためのアイドルサイクルを必
要とし、システムの性能を低下させるという欠点があっ
た。
【００１９】本発明はかかる問題点に鑑みてなされたも
のであって、端子数を増加させることなく、高速動作可
能なＳＴＲＡＭを提供することを目的とする。
のであって、端子数を増加させることなく、高速動作可
能なＳＴＲＡＭを提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明に係る同期型ＲＡ
Ｍ（ＳＴＲＡＭ）は、ｎ≧ｍの関係を満たし、ｎビット
のアドレス、ｍビットの書込みデータ及び制御信号をク
ロック信号のエッヂで取り込む記憶レジスタと、前記制
御信号に応答して書込みパルスを発生する手段を有する
同期型スタチックメモリにおいて、ｍ個の外部端子を前
記ｎビットのアドレスの内のｍビットと前記ｍビットの
書込みデータが時分割で供給される端子として割り振
り、ｎ−ｍ個の外部端子を前記ｎビットのアドレスの内
のｎ−ｍビット用として割り振り、前記ｍ個の外部端子
に時分割で供給される前記アドレスと前記書込みデータ
を分離する手段を内蔵することを特徴とする。
Ｍ（ＳＴＲＡＭ）は、ｎ≧ｍの関係を満たし、ｎビット
のアドレス、ｍビットの書込みデータ及び制御信号をク
ロック信号のエッヂで取り込む記憶レジスタと、前記制
御信号に応答して書込みパルスを発生する手段を有する
同期型スタチックメモリにおいて、ｍ個の外部端子を前
記ｎビットのアドレスの内のｍビットと前記ｍビットの
書込みデータが時分割で供給される端子として割り振
り、ｎ−ｍ個の外部端子を前記ｎビットのアドレスの内
のｎ−ｍビット用として割り振り、前記ｍ個の外部端子
に時分割で供給される前記アドレスと前記書込みデータ
を分離する手段を内蔵することを特徴とする。
【００２１】
【作用】本発明においては、分離手段は、例えば、クロ
ック信号の立ち上がりエッジに応答して、前記ｍ個の端
子及び前記（ｎ−ｍ）個の端子に供給されるアドレスを
取り込み、クロック信号の立ち下がりエッジに応答し
て、前記ｍ個の端子から書き込みデータを取り込む。こ
のようにして、外部端子がアドレスの一部又は全部とデ
ータに共通に割り付けられるので、外部端子の数を減少
できる。また、クロック信号の１サイクル内でアドレス
の取り込みと書き込みデータの取り込みを連続的に行う
ことができるので、動作速度を向上できる。
ック信号の立ち上がりエッジに応答して、前記ｍ個の端
子及び前記（ｎ−ｍ）個の端子に供給されるアドレスを
取り込み、クロック信号の立ち下がりエッジに応答し
て、前記ｍ個の端子から書き込みデータを取り込む。こ
のようにして、外部端子がアドレスの一部又は全部とデ
ータに共通に割り付けられるので、外部端子の数を減少
できる。また、クロック信号の１サイクル内でアドレス
の取り込みと書き込みデータの取り込みを連続的に行う
ことができるので、動作速度を向上できる。
【００２２】
【実施例】次に、本発明の実施例について、添付の図面
を参照して説明する。
を参照して説明する。
【００２３】図１はこの実施例の同期型ＳＲＡＭのブロ
ック図である。このブロック図に示される構成は、アド
レスデータがｎビット、書き込みデータと出力データが
共にｍビットで、ｎ≧ｍと仮定した場合の構成である。
ック図である。このブロック図に示される構成は、アド
レスデータがｎビット、書き込みデータと出力データが
共にｍビットで、ｎ≧ｍと仮定した場合の構成である。
【００２４】図１において、ＡＤＤｋ／Ｄinｋ端子（ｋ
≦ｍ）はｎビットのアドレスＡＤＤのうちの下位ｍビッ
トとｍビットの書き込みデータが時分割で供給されるｍ
個の外部端子である。ＡＤＤｋ端子（ｍ＜ｋ≦ｎ）はア
ドレスＡＤＤのうちの上位（ｎ−ｍ）ビットが供給され
る（ｎ−ｍ）個の外部端子である。Ｄoutｋ端子（ｋ≦
ｍ）は読み出しデータを出力するｍ個の外部端子であ
る。
≦ｍ）はｎビットのアドレスＡＤＤのうちの下位ｍビッ
トとｍビットの書き込みデータが時分割で供給されるｍ
個の外部端子である。ＡＤＤｋ端子（ｍ＜ｋ≦ｎ）はア
ドレスＡＤＤのうちの上位（ｎ−ｍ）ビットが供給され
る（ｎ−ｍ）個の外部端子である。Ｄoutｋ端子（ｋ≦
ｍ）は読み出しデータを出力するｍ個の外部端子であ
る。
【００２５】符号１はＡＤＤｋ／Ｄinｋ端子に時分割で
供給されるアドレスＡＤＤをクロックＣＬＫの立ち上が
りで取り込む記憶レジスタ、符号２はＡＤＤｋ／Ｄinｋ
端子に時分割で伝達される書き込みデータＤinをクロッ
ク（ＣＬＫ）の立ち上がり（クロックＣＬＫの立ち下が
り）で取り込む記憶レジスタ、３はアドレスをデコード
するデコーダ、４はデータを記憶するメモリアレイ、５
はメモリアレイ４から読み出された情報を増幅するセン
スアンプ群、６はセンスアンプ群５の出力データを取り
込む記憶レジスタ、７はＡＤＤｋ端子に供給されるアド
レスＡＤＤを取り込む記憶レジスタ、８は書き込みドラ
イバ、９は書き込みパルスを発生する書き込みパルス発
生回路、１０と１１は各々チップセレクト信号（ＣＳ）
及び書き込み制御信号（ＷＥ）を取り込む記憶レジスタ
である。
供給されるアドレスＡＤＤをクロックＣＬＫの立ち上が
りで取り込む記憶レジスタ、符号２はＡＤＤｋ／Ｄinｋ
端子に時分割で伝達される書き込みデータＤinをクロッ
ク（ＣＬＫ）の立ち上がり（クロックＣＬＫの立ち下が
り）で取り込む記憶レジスタ、３はアドレスをデコード
するデコーダ、４はデータを記憶するメモリアレイ、５
はメモリアレイ４から読み出された情報を増幅するセン
スアンプ群、６はセンスアンプ群５の出力データを取り
込む記憶レジスタ、７はＡＤＤｋ端子に供給されるアド
レスＡＤＤを取り込む記憶レジスタ、８は書き込みドラ
イバ、９は書き込みパルスを発生する書き込みパルス発
生回路、１０と１１は各々チップセレクト信号（ＣＳ）
及び書き込み制御信号（ＷＥ）を取り込む記憶レジスタ
である。
【００２６】次に、図２、図３のタイミング図を参照し
て、この実施例のＳＴＲＡＭの動作について説明する。
て、この実施例のＳＴＲＡＭの動作について説明する。
【００２７】（ｉ） 読み出し動作の場合、ＡＤＤｋ／
Ｄinｋ端子にアドレスＡＤＤの下位ｍビットを供給し、
ＡＤＤｋ端子にアドレスＡＤＤの上位（ｎ−ｍ）ビット
を供給し、ローレベル（選択レベル）のチップセレクト
信号（ＣＳ）及びハイレベル（読み出しレベル）の書き
込み制御信号（ＷＥ）をチップセレクト端子と書き込み
制御端子に供給する。
Ｄinｋ端子にアドレスＡＤＤの下位ｍビットを供給し、
ＡＤＤｋ端子にアドレスＡＤＤの上位（ｎ−ｍ）ビット
を供給し、ローレベル（選択レベル）のチップセレクト
信号（ＣＳ）及びハイレベル（読み出しレベル）の書き
込み制御信号（ＷＥ）をチップセレクト端子と書き込み
制御端子に供給する。
【００２８】図２に示すように、クロックＣＬＫの立ち
上がりに応答して、記憶レジスタ１と７はアドレスＡＤ
Ｄを取り込み、記憶レジスタ１０、１１はチップセレク
ト信号（ＣＳ）と書き込み制御信号（ＷＥ）を取り込
む。デコーダ３は記憶レジスタ１と７に記憶されたアド
レスＡＤＤをデコードし、メモリアレイ４の該当するメ
モリセルを選択する。選択されたメモリセルから読み出
された微少信号はセンスアンプ部５で増幅され、クロッ
クＣＬＫの次のサイクルの立ち上がりで記憶レジスタ６
に取り込まれ、クロックＣＬＫの立ち上がりから遅延時
間ＴAA後にＤoutｋ端子から出力データＤoutが出力され
る。
上がりに応答して、記憶レジスタ１と７はアドレスＡＤ
Ｄを取り込み、記憶レジスタ１０、１１はチップセレク
ト信号（ＣＳ）と書き込み制御信号（ＷＥ）を取り込
む。デコーダ３は記憶レジスタ１と７に記憶されたアド
レスＡＤＤをデコードし、メモリアレイ４の該当するメ
モリセルを選択する。選択されたメモリセルから読み出
された微少信号はセンスアンプ部５で増幅され、クロッ
クＣＬＫの次のサイクルの立ち上がりで記憶レジスタ６
に取り込まれ、クロックＣＬＫの立ち上がりから遅延時
間ＴAA後にＤoutｋ端子から出力データＤoutが出力され
る。
【００２９】（ｉｉ） 書き込み動作の場合、ＡＤＤｋ
／Ｄinｋ端子にアドレスＡＤＤの下位ｍビットとｍビッ
トの書き込みデータＤinｋを時分割でＡＤＤｋ端子に供
給し、さらに、ローレベルのチップセレクト信号（Ｃ
Ｓ）及びローレベル（書き込みレベル）の書き込み制御
信号（ＷＥ）をチップセレクト端子と書き込み制御端子
に供給する。
／Ｄinｋ端子にアドレスＡＤＤの下位ｍビットとｍビッ
トの書き込みデータＤinｋを時分割でＡＤＤｋ端子に供
給し、さらに、ローレベルのチップセレクト信号（Ｃ
Ｓ）及びローレベル（書き込みレベル）の書き込み制御
信号（ＷＥ）をチップセレクト端子と書き込み制御端子
に供給する。
【００３０】図３に示すように、クロックＣＬＫの立ち
上がりに応答して、記憶レジスタ１と７はアドレスＡＤ
Ｄを取り込み、記憶レジスタ１０、１１はチップセレク
ト信号（ＣＳ）と書き込み制御信号（ＷＥ）を取り込
む。
上がりに応答して、記憶レジスタ１と７はアドレスＡＤ
Ｄを取り込み、記憶レジスタ１０、１１はチップセレク
ト信号（ＣＳ）と書き込み制御信号（ＷＥ）を取り込
む。
【００３１】デコーダ３は記憶レジスタ１と７に記憶さ
れたアドレスＡＤＤをデコードし、メモリアレイ４の該
当するメモリセルを選択する。
れたアドレスＡＤＤをデコードし、メモリアレイ４の該
当するメモリセルを選択する。
【００３２】クロック（ＣＬＫ）の立ち上がりに応答し
て、記憶レジスタ２はＡＤＤｋ／Ｄinｋ端子に時分割で
供給される書き込みデータＤinを取り込み、書き込みド
ライバ８に伝達する。
て、記憶レジスタ２はＡＤＤｋ／Ｄinｋ端子に時分割で
供給される書き込みデータＤinを取り込み、書き込みド
ライバ８に伝達する。
【００３３】書き込みパルス発生回路９は記憶レジスタ
１０、１１に取り込まれた制御信号に応答して、書き込
みパルスを出力する。この書き込みパルスに応答して、
書き込みドライバ８は、選択されたメモリセルへ書き込
みデータＤinを書き込む。
１０、１１に取り込まれた制御信号に応答して、書き込
みパルスを出力する。この書き込みパルスに応答して、
書き込みドライバ８は、選択されたメモリセルへ書き込
みデータＤinを書き込む。
【００３４】上記構成のＳＴＲＡＭと従来のＩ／Ｏ共通
型のＳＴＲＡＭの異なる点は以下のようになる。 （１） 従来はアドレスと書き込みデータは別々の端子
に供給されたが、この実施例では、アドレスＡＤＤ（の
一部）と書き込みデータＤinが時分割で同一端子に供給
される。 （２） 従来は、アドレスと書き込みデータは別々の端
子に供給されていたので、アドレスと書き込みデータは
共にクロックＣＬＫの立ち上がりで記憶レジスタに取り
込まれたが、この実施例では、アドレスＡＤＤがクロッ
クＣＬＫの立ち上がりで記憶レジスタに取り込まれ、書
き込みデータＤinはクロックＣＬＫの立ち下がりで記憶
レジスタに取り込まれる。
型のＳＴＲＡＭの異なる点は以下のようになる。 （１） 従来はアドレスと書き込みデータは別々の端子
に供給されたが、この実施例では、アドレスＡＤＤ（の
一部）と書き込みデータＤinが時分割で同一端子に供給
される。 （２） 従来は、アドレスと書き込みデータは別々の端
子に供給されていたので、アドレスと書き込みデータは
共にクロックＣＬＫの立ち上がりで記憶レジスタに取り
込まれたが、この実施例では、アドレスＡＤＤがクロッ
クＣＬＫの立ち上がりで記憶レジスタに取り込まれ、書
き込みデータＤinはクロックＣＬＫの立ち下がりで記憶
レジスタに取り込まれる。
【００３５】このように、この実施例は、アドレスＡＤ
Ｄと書き込みデータＤinを同一端子にクロック信号の１
サイクル内で時分割で供給する構成を採用しているた
め、従来のＩ／Ｏ共通型の同期型ＳＲＡＭと異なり、読
み出し動作と書き込み動作の間に冗長なアイドルサイク
ルを設ける必要がなく、システムの性能が向上する。ま
た、この実施例では、アドレスＡＤＤと書き込みデータ
Ｄinがマルチプレックスされているため、端子数を増加
させることなく多ビット構成のＩ／Ｏセパレート型の同
期型ＳＲＡＭが構築できる。
Ｄと書き込みデータＤinを同一端子にクロック信号の１
サイクル内で時分割で供給する構成を採用しているた
め、従来のＩ／Ｏ共通型の同期型ＳＲＡＭと異なり、読
み出し動作と書き込み動作の間に冗長なアイドルサイク
ルを設ける必要がなく、システムの性能が向上する。ま
た、この実施例では、アドレスＡＤＤと書き込みデータ
Ｄinがマルチプレックスされているため、端子数を増加
させることなく多ビット構成のＩ／Ｏセパレート型の同
期型ＳＲＡＭが構築できる。
【００３６】なお、上記実施例では、記憶レジスタ１１
はクロックＣＬＫの立ち上がりに応答して、書き込み制
御信号（ＷＥ）を取り込んだが、記憶レジスタ１１に反
転クロック（ＣＬＫ）を供給し、図４、５に示すよう
に、書き込み制御信号（ＷＥ）をクロックＣＬＫの立ち
下がりで取り込んでもよい。ＡＤＤｋ／Ｄinｋ端子に時
分割で供給される書き込みデータＤinが記憶レジスタ２
に取り込まれるのは、クロックＣＬＫの立ち下がりであ
るため、書き込み制御信号（ＷＥ）をこのようにクロッ
クＣＬＫの立ち下がりで取り込んでも問題ない。
はクロックＣＬＫの立ち上がりに応答して、書き込み制
御信号（ＷＥ）を取り込んだが、記憶レジスタ１１に反
転クロック（ＣＬＫ）を供給し、図４、５に示すよう
に、書き込み制御信号（ＷＥ）をクロックＣＬＫの立ち
下がりで取り込んでもよい。ＡＤＤｋ／Ｄinｋ端子に時
分割で供給される書き込みデータＤinが記憶レジスタ２
に取り込まれるのは、クロックＣＬＫの立ち下がりであ
るため、書き込み制御信号（ＷＥ）をこのようにクロッ
クＣＬＫの立ち下がりで取り込んでも問題ない。
【００３７】この発明は上記実施例に限定されず、種々
の変更が可能である。例えば、上記実施例で示した各信
号の論理は変更してもよい。例えば、クロックＣＬＫの
立ち上がりで、書き込みデータを取り込み、クロックＣ
ＬＫの立ち下がりでアドレスを取り込むようにしてもよ
い。また、上記実施例では、アドレスＡＤＤの上位（ｎ
−ｍ）ビットをアドレス端子に供給し、アドレスＡＤＤ
の下位ｍビットをＡＤＤｋ／Ｄinｋ端子に供給したが、
アドレスの供給の方法はこれに限定されない。例えば、
アドレスＡＤＤの下位（ｎ−ｍ）ビットをアドレス端子
ＡＤＤｋに供給し、アドレスＡＤＤの上位ｍビットをＡ
ＤＤｋ／Ｄinｋ端子に供給してもよい。また、上記実施
例においては、アドレスＡＤＤのビット数ｎがデータＤ
in、Ｄoutのビット数ｍより大きい場合を説明したが、
ｎとｍが同一の場合にはアドレス専用端子ＡＤＤｋ及び
記憶レジスタ７は配置しなくてもよい。また、この発明
はアドレスＡＤＤのビット数ｎがデータのビット数ｍよ
り小さいＳＴＲＡＭにも適用可能である。この場合、共
通端子に付加して書き込みデータ用端子を設ける。
の変更が可能である。例えば、上記実施例で示した各信
号の論理は変更してもよい。例えば、クロックＣＬＫの
立ち上がりで、書き込みデータを取り込み、クロックＣ
ＬＫの立ち下がりでアドレスを取り込むようにしてもよ
い。また、上記実施例では、アドレスＡＤＤの上位（ｎ
−ｍ）ビットをアドレス端子に供給し、アドレスＡＤＤ
の下位ｍビットをＡＤＤｋ／Ｄinｋ端子に供給したが、
アドレスの供給の方法はこれに限定されない。例えば、
アドレスＡＤＤの下位（ｎ−ｍ）ビットをアドレス端子
ＡＤＤｋに供給し、アドレスＡＤＤの上位ｍビットをＡ
ＤＤｋ／Ｄinｋ端子に供給してもよい。また、上記実施
例においては、アドレスＡＤＤのビット数ｎがデータＤ
in、Ｄoutのビット数ｍより大きい場合を説明したが、
ｎとｍが同一の場合にはアドレス専用端子ＡＤＤｋ及び
記憶レジスタ７は配置しなくてもよい。また、この発明
はアドレスＡＤＤのビット数ｎがデータのビット数ｍよ
り小さいＳＴＲＡＭにも適用可能である。この場合、共
通端子に付加して書き込みデータ用端子を設ける。
【００３８】
【発明の効果】以上説明したように、本発明の同期型Ｓ
ＲＡＭは、アドレスと書き込みデータを時分割で同一端
子に供給するように構成したので、ピン数を増加させる
ことなく、データ幅を広くとることができる。また、Ｉ
／Ｏコモン型の同期型ＳＲＡＭであったような、書き込
みデータＤinと出力データＤoutの衝突を避けるための
アイドルサイクルが必要なく、システムの性能を向上で
きる。
ＲＡＭは、アドレスと書き込みデータを時分割で同一端
子に供給するように構成したので、ピン数を増加させる
ことなく、データ幅を広くとることができる。また、Ｉ
／Ｏコモン型の同期型ＳＲＡＭであったような、書き込
みデータＤinと出力データＤoutの衝突を避けるための
アイドルサイクルが必要なく、システムの性能を向上で
きる。
【図１】本発明の一実施例に係る同期型ＳＲＡＭのブロ
ック図である。
ック図である。
【図２】図１に示す同期型ＳＲＡＭの読み出し時の動作
を示すタイミング図である。
を示すタイミング図である。
【図３】図１に示す同期型ＳＲＡＭの書き込み時の動作
を示すタイミング図である。
を示すタイミング図である。
【図４】図１に示す同期型ＳＲＡＭの変形例の読み出し
時の動作を示すタイミング図である。
時の動作を示すタイミング図である。
【図５】図４に示す同期型ＳＲＡＭの変形例の書き込み
時の動作を示すタイミング図である。
時の動作を示すタイミング図である。
【図６】従来のＩ／Ｏセパレート型のＳＴＲＡＭのブロ
ックである。
ックである。
【図７】従来のＩ／Ｏセパレート型のＳＴＲＡＭの動作
タイミング図である。
タイミング図である。
【図８】１２８ｋ×８ビット構成のＳＴＲＡＭのピン配
置の一例を示す図である。
置の一例を示す図である。
【図９】従来のＩ／Ｏセパレート型のＳＴＲＡＭのブロ
ックである。
ックである。
【図１０】図９に示す同期型ＳＲＡＭの読み出し時の動
作を示すタイミング図である。
作を示すタイミング図である。
【図１１】図９に示す同期型ＳＲＡＭの書き込み時の動
作を示すタイミング図である。
作を示すタイミング図である。
【図１２】図９に示す同期型ＳＲＡＭの書き込み後の読
み出し動作を示すタイミング図である。
み出し動作を示すタイミング図である。
【図１３】図９に示す同期型ＳＲＡＭの読み出し後の書
き込み動作を示すタイミング図である。
き込み動作を示すタイミング図である。
１、２、６、７、１０、１２、１４、１６、１９、２
０、２２、２４：記憶レジスタ ３：デコーダ ４、１３、１７：メモリアレー ５：センスアンプ ８、１８：書き込みドライバ ９、１５、２３：書き込みパルス発生回路 ２１：３ステートバッファ ２５：ＡＮＤゲート
０、２２、２４：記憶レジスタ ３：デコーダ ４、１３、１７：メモリアレー ５：センスアンプ ８、１８：書き込みドライバ ９、１５、２３：書き込みパルス発生回路 ２１：３ステートバッファ ２５：ＡＮＤゲート
Claims (3)
- 【請求項１】 ｎ≧ｍの関係を満たし、ｎビットのアド
レス、ｍビットの書込みデータ及び制御信号をクロック
信号のエッヂで取り込む記憶レジスタと、前記制御信号
に応答して書込みパルスを発生する手段とを有する同期
型スタチックメモリにおいて、 ｍ個の外部端子を前記ｎビットのアドレスの内のｍビッ
トと前記ｍビットの書込みデータが時分割で供給される
端子として割り振り、ｎ−ｍ個の外部端子を前記ｎビッ
トのアドレスの内のｎ−ｍビット用として割り振り、前
記ｍ個の外部端子に時分割で供給される前記アドレスと
前記書込みデータを分離する手段を内蔵することを特徴
とする同期型スタチックメモリ。 - 【請求項２】 アドレスと書込みデータが時分割で供給
される共通端子と、 読み出しデータを出力するデータ出力端子と、 制御信号が供給される制御端子と、 クロック信号が供給されるクロック端子と、 データを記憶するメモリアレーと、 前記共通端子とクロック端子とメモリアレーに接続さ
れ、前記クロック信号の第１のエッジに応答して、前記
共通端子から前記アドレスを取り込み、前記メモリアレ
ーをアドレッシングする手段と、 前記制御端子と前記データ出力端子に接続され、前記制
御信号がデータの読み出しを指示している時、前記アド
レッシング手段が指定する位置からデータを読み出し、
前記データ出力端子に出力する読み出し手段と、 前記共通端子とクロック端子と前記メモリアレーに接続
され、前記クロック信号の第２のエッジに応答して、前
記共通端子から前記書き込みデータを取り込み、前記メ
モリアレーの前記アドレッシング手段により指定された
位置に前記書き込みデータを書き込む手段、 を有することを特徴とする同期型スタチックメモリ。 - 【請求項３】 前記アドレスのビット数は前記書込みデ
ータのビット数よりも大きく、 前記同期型スタチックメモリは、前記アドレスの残りが
供給されるアドレス用端子を備え、 前記アドレシッシング手段は、前記クロック信号の前記
第１のエッジに応答して、前記共通端子と前記アドレス
用端子から前記アドレスを取り込み、前記メモリアレー
をアドレッシングすることを特徴とする請求項２に記載
の同期型スタチックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23057992A JP3176144B2 (ja) | 1992-08-28 | 1992-08-28 | 同期型スタチックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23057992A JP3176144B2 (ja) | 1992-08-28 | 1992-08-28 | 同期型スタチックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0676581A true JPH0676581A (ja) | 1994-03-18 |
| JP3176144B2 JP3176144B2 (ja) | 2001-06-11 |
Family
ID=16909956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23057992A Expired - Fee Related JP3176144B2 (ja) | 1992-08-28 | 1992-08-28 | 同期型スタチックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3176144B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215704B1 (en) | 1999-11-08 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing reduction in a number of external pins |
| JP2006313614A (ja) * | 2005-05-02 | 2006-11-16 | Samsung Electronics Co Ltd | メモリ装置の構造 |
| JP2007294108A (ja) * | 2007-08-10 | 2007-11-08 | Ricoh Co Ltd | 半導体集積回路への入力信号の制御方法 |
-
1992
- 1992-08-28 JP JP23057992A patent/JP3176144B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215704B1 (en) | 1999-11-08 | 2001-04-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing reduction in a number of external pins |
| JP2006313614A (ja) * | 2005-05-02 | 2006-11-16 | Samsung Electronics Co Ltd | メモリ装置の構造 |
| JP2007294108A (ja) * | 2007-08-10 | 2007-11-08 | Ricoh Co Ltd | 半導体集積回路への入力信号の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3176144B2 (ja) | 2001-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |