JPS62298100A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62298100A JPS62298100A JP61142628A JP14262886A JPS62298100A JP S62298100 A JPS62298100 A JP S62298100A JP 61142628 A JP61142628 A JP 61142628A JP 14262886 A JP14262886 A JP 14262886A JP S62298100 A JPS62298100 A JP S62298100A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- test
- control circuit
- test mode
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000007704 transition Effects 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 6
- 230000015654 memory Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000001960 triggered effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
この発明は機能が正常に動作するかどうかを調べるテス
トモードを有する半導体記憶装置に関し、特にテストモ
ードへの移行を制御するためのテストコントロール信号
用入力端子を不要とした半導体記憶装置に関する。
トモードを有する半導体記憶装置に関し、特にテストモ
ードへの移行を制御するためのテストコントロール信号
用入力端子を不要とした半導体記憶装置に関する。
第４図は、テストモードを有する従来の半導体記憶装置
の標準的な構成を示すブロック図である。
の標準的な構成を示すブロック図である。
図において、１は半導体基板上にマトリクス状に配列形
成されたＮ （＝ｎｘｍ）ビットのメモリセルアレイ、
２および３はそれぞれメモリセルアレイ１の特定のメモ
リセルを選択するための行アドレス入力および列アドレ
ス入力である。行アドレス人力２および列アドレス人力
３はそれぞれ、行アドレスバッファ４および列アドレス
バッファ５に保存される。行デコーダ６は、行アドレス
バッファ４に保存された行アドレス人力２を受けてｎ本
のワード線のうちの１本を選択し、そのワード線上のｍ
ビットのメモリセルがセンスアップ７に結合される。列
デコーダ８は、列アドレスバッファ５に保存された列ア
ドレス人力３を受けてｎ本のピット線のうちの１本を選
択し、そのビット線上のセンスアンプ７が入出力回路９
に結合される。
成されたＮ （＝ｎｘｍ）ビットのメモリセルアレイ、
２および３はそれぞれメモリセルアレイ１の特定のメモ
リセルを選択するための行アドレス入力および列アドレ
ス入力である。行アドレス人力２および列アドレス人力
３はそれぞれ、行アドレスバッファ４および列アドレス
バッファ５に保存される。行デコーダ６は、行アドレス
バッファ４に保存された行アドレス人力２を受けてｎ本
のワード線のうちの１本を選択し、そのワード線上のｍ
ビットのメモリセルがセンスアップ７に結合される。列
デコーダ８は、列アドレスバッファ５に保存された列ア
ドレス人力３を受けてｎ本のピット線のうちの１本を選
択し、そのビット線上のセンスアンプ７が入出力回路９
に結合される。
制御回路１０は、行アドレスストローブＲＡＳ。
列アドレスストローブＣＡＳ、！出し／書込み制御Ｉ
Ｒ／ Ｗの各信号を受けてタイミング制御を行ない、そ
の指令に従って入力端子１１または出力端子１２を介し
て、データの読出しあるいは書込みが行なわれる。制御
回路１０はまた、テストモードへの移行を制御するだめ
のテストコントロール入力端子１３を備えている。
Ｒ／ Ｗの各信号を受けてタイミング制御を行ない、そ
の指令に従って入力端子１１または出力端子１２を介し
て、データの読出しあるいは書込みが行なわれる。制御
回路１０はまた、テストモードへの移行を制御するだめ
のテストコントロール入力端子１３を備えている。
第５図は、第４図の半導体記憶装置の構成のうち、列選
択に関する部分をさらに詳細に示すブロック図である。
択に関する部分をさらに詳細に示すブロック図である。
第４図の入出力回路９は、入力端子１１に持続された入
力バッファ９ａと、出力端子１２に接続された出力バッ
ファ９ｂと、テストモード時の出力と通常モード時の出
力とを切換えるための切換スイッチ９Ｃとを含んで構成
されている。また制御回路１０は、ＲＡＳ信号、ＣＡＳ
信号、Ｒ／Ｗ信号により読出しおよび書込みのタイミン
グ制御を行なうタイミングコントロール回路１０ａと、
テストモード時に複数ビットの同時書込みを行なうため
のマルチビット書込み制御回路１０ｂと、テストコント
ロール入力端子１３からの指令により切換スイッチ９ｃ
およびマルチビット書込み制御回路１０ｂを制御するた
めのテストコントロール回路１０ｃとを含んで構成され
ている。センスアンプ７は、メモリセルアレイ１のそれ
ぞれ１／４ずつと対応した４つのプリアンプ２０と接続
され、そのプリアンプ１３の各々は、タイミングコント
ロール回路１０ａおよびマルチビット書込み制御回路１
０ｂにより制御されるトランスファゲート１４ａ〜１４
ｄを介して入力バッファ９ａおよび切換スイッチ９ｃと
接続され、さらにＡＮＤゲート１５に直接に接続される
。ＡＮＤゲート１５はテストモード時に複数ビット（こ
の場合は４ビツト）の同時出力の一致を見るためのもの
であり、ＡＮＤゲート１５の出力は切換スイッチ９Ｃに
与えられる。
力バッファ９ａと、出力端子１２に接続された出力バッ
ファ９ｂと、テストモード時の出力と通常モード時の出
力とを切換えるための切換スイッチ９Ｃとを含んで構成
されている。また制御回路１０は、ＲＡＳ信号、ＣＡＳ
信号、Ｒ／Ｗ信号により読出しおよび書込みのタイミン
グ制御を行なうタイミングコントロール回路１０ａと、
テストモード時に複数ビットの同時書込みを行なうため
のマルチビット書込み制御回路１０ｂと、テストコント
ロール入力端子１３からの指令により切換スイッチ９ｃ
およびマルチビット書込み制御回路１０ｂを制御するた
めのテストコントロール回路１０ｃとを含んで構成され
ている。センスアンプ７は、メモリセルアレイ１のそれ
ぞれ１／４ずつと対応した４つのプリアンプ２０と接続
され、そのプリアンプ１３の各々は、タイミングコント
ロール回路１０ａおよびマルチビット書込み制御回路１
０ｂにより制御されるトランスファゲート１４ａ〜１４
ｄを介して入力バッファ９ａおよび切換スイッチ９ｃと
接続され、さらにＡＮＤゲート１５に直接に接続される
。ＡＮＤゲート１５はテストモード時に複数ビット（こ
の場合は４ビツト）の同時出力の一致を見るためのもの
であり、ＡＮＤゲート１５の出力は切換スイッチ９Ｃに
与えられる。
第６図および第７図はそれぞれ、読出しおよび書込み時
のタイミングを示す１サイクル分のタイミング図である
。以下、第６図および第７図を参照して、通常の読出し
および書込み時の動作を説明する。まず読出しの場合、
第６図に示すようにＲ／Ｗ信号は“ＨＩ＋に保たれ、こ
れにより切換スイッチ９Ｃが接点Ｐ２の側に切換えられ
て、読出しが活性状態となる。この状態でＲＡＳ信号が
、不活性状態゛Ｈ”から活性状態“Ｌ １１に変化する
と、行アドレスバッファ４に保存された行アドレス人力
２が行デコーダ６に与えられ、これにより行アドレスが
確定して、その行のｍビットのデータがセンスアンプ７
に結合される。さらにその後、ＣＡＳ信号が不活性状態
“Ｈ”から活性状態“し”に変化すると、列アドレスバ
ッファ５に保存された列アドレス人力３が列デコーダ８
に与えられ、口れにより列アドレスが確定して、その列
のセンスアンプ７がプリアンプ２０のうちの１つに結合
される。プリアンプ２０は、行アドレス人力２の最下位
ビットと列アドレス人力３の最下位ビットの組合せによ
り決定する４つのうちの１つが選択される。さらにタイ
ミングコントロール回路１０ａにより、上記選択された
プリアンプ２０に対応するトランスファゲート１４ａ〜
１４ｄのうちの１つがオンされ、読出されたデータが切
換スイッチ９Ｃおよび出力バッファ９ｂを介して出力端
子１２に出力される。
のタイミングを示す１サイクル分のタイミング図である
。以下、第６図および第７図を参照して、通常の読出し
および書込み時の動作を説明する。まず読出しの場合、
第６図に示すようにＲ／Ｗ信号は“ＨＩ＋に保たれ、こ
れにより切換スイッチ９Ｃが接点Ｐ２の側に切換えられ
て、読出しが活性状態となる。この状態でＲＡＳ信号が
、不活性状態゛Ｈ”から活性状態“Ｌ １１に変化する
と、行アドレスバッファ４に保存された行アドレス人力
２が行デコーダ６に与えられ、これにより行アドレスが
確定して、その行のｍビットのデータがセンスアンプ７
に結合される。さらにその後、ＣＡＳ信号が不活性状態
“Ｈ”から活性状態“し”に変化すると、列アドレスバ
ッファ５に保存された列アドレス人力３が列デコーダ８
に与えられ、口れにより列アドレスが確定して、その列
のセンスアンプ７がプリアンプ２０のうちの１つに結合
される。プリアンプ２０は、行アドレス人力２の最下位
ビットと列アドレス人力３の最下位ビットの組合せによ
り決定する４つのうちの１つが選択される。さらにタイ
ミングコントロール回路１０ａにより、上記選択された
プリアンプ２０に対応するトランスファゲート１４ａ〜
１４ｄのうちの１つがオンされ、読出されたデータが切
換スイッチ９Ｃおよび出力バッファ９ｂを介して出力端
子１２に出力される。
一方、書込みの場合、第７図に示ずようにＲ／Ｗ信号は
“し”に保たれ、これにより切換スイッチ９Ｃは中立位
置に保持されて、書込み活性状態となる。そして読出し
の場合と同様にして、ＲＡＳ信号、ＣＡＳ信号に応答し
てメモリセルアレイ１の特定のメモリセルが選択され、
入力端子１１に与えられたデータが書込まれる。このと
き、書込むべきデータは−Ｈ入力バッファ９ａに保持さ
れ、タイミングコントロール回路１０ａは入力バッファ
９ａからの保持完了信号を確認して、トランスファゲー
ト１４ａ〜１４ｄのうちの１つをオンづる。これにより
入力バッファ９ａに保持されたデータは、トランスファ
ゲート１４ａ〜１４ｄのうちのオンされた１つ、それに
対応するプリアンプ２０、およびセンスアンプ７を介し
て、選択された特定のメモリセルに書込まれる。
“し”に保たれ、これにより切換スイッチ９Ｃは中立位
置に保持されて、書込み活性状態となる。そして読出し
の場合と同様にして、ＲＡＳ信号、ＣＡＳ信号に応答し
てメモリセルアレイ１の特定のメモリセルが選択され、
入力端子１１に与えられたデータが書込まれる。このと
き、書込むべきデータは−Ｈ入力バッファ９ａに保持さ
れ、タイミングコントロール回路１０ａは入力バッファ
９ａからの保持完了信号を確認して、トランスファゲー
ト１４ａ〜１４ｄのうちの１つをオンづる。これにより
入力バッファ９ａに保持されたデータは、トランスファ
ゲート１４ａ〜１４ｄのうちのオンされた１つ、それに
対応するプリアンプ２０、およびセンスアンプ７を介し
て、選択された特定のメモリセルに書込まれる。
次にテストモード時の動作について説明する。
このときは、テストコントロール入力端子１３にテスト
モードを指示する外部デス１−コントロール信号が与え
られ、テストコントロール回路１０ｃおよびタイミング
コントロール回路１０ａの制御により、テストモードに
おけるデータの書込みおよび読出しが行なわれる。ＲＡ
Ｓ、ＣＡＳ、Ｒ／Ｗ信号は、第６図および第７図と同様
にして与えられる。
モードを指示する外部デス１−コントロール信号が与え
られ、テストコントロール回路１０ｃおよびタイミング
コントロール回路１０ａの制御により、テストモードに
おけるデータの書込みおよび読出しが行なわれる。ＲＡ
Ｓ、ＣＡＳ、Ｒ／Ｗ信号は、第６図および第７図と同様
にして与えられる。
まずテストモードにおけるデータの書込みにおいて、テ
ストコントロール回路１０ｃは切換スイッチ９Ｃを中立
位置に保持し、かつマルチビット書込み制御回路１０ｂ
を能動化する。マルチビット書込み制御回路１０ｂは、
入力バッファ９ａにデータが保持されたという保持完了
信号を確認して、トランスファゲート１４ａ〜１４ｄを
すべてオンする。これにより４ビツトの同一データが、
プリアンプ２０およびセンスアンプ７を介して、メモリ
セルアレイ１の４つのメモリセルに同時に書込まれる。
ストコントロール回路１０ｃは切換スイッチ９Ｃを中立
位置に保持し、かつマルチビット書込み制御回路１０ｂ
を能動化する。マルチビット書込み制御回路１０ｂは、
入力バッファ９ａにデータが保持されたという保持完了
信号を確認して、トランスファゲート１４ａ〜１４ｄを
すべてオンする。これにより４ビツトの同一データが、
プリアンプ２０およびセンスアンプ７を介して、メモリ
セルアレイ１の４つのメモリセルに同時に書込まれる。
この４つのメモリセルは、行アドレス人力２の最下位ビ
ットを除くアドレスデータと、列アドレス人力３の最下
位ビットをのぞくアドレスデータとにより特定される。
ットを除くアドレスデータと、列アドレス人力３の最下
位ビットをのぞくアドレスデータとにより特定される。
次にテストモードにおけるデータの読出しにおいて、テ
ストコントロール回路１０Ｃは切換スイッチ９Ｃを接点
Ｐ１の側に切換える。そして古込みの場合と同様にして
４つのメモリはルが特定され、４ビツトのデータがセン
スアンプ７およびプリアンプ２０を介して同時に読出さ
れる。この４ビツトのデータはＡＮＤゲート１５に導か
れ、読出されたデータがすべて同じ時にのみ、ＡＮＤゲ
ート１５の出力が切換スイッチ９Ｃおよび出力バッファ
９ｂを介して、出力端子１２に出力される。
ストコントロール回路１０Ｃは切換スイッチ９Ｃを接点
Ｐ１の側に切換える。そして古込みの場合と同様にして
４つのメモリはルが特定され、４ビツトのデータがセン
スアンプ７およびプリアンプ２０を介して同時に読出さ
れる。この４ビツトのデータはＡＮＤゲート１５に導か
れ、読出されたデータがすべて同じ時にのみ、ＡＮＤゲ
ート１５の出力が切換スイッチ９Ｃおよび出力バッファ
９ｂを介して、出力端子１２に出力される。
すなわち１ビツトでも異なるデータがあれば出力端子１
２には出力が現われず、これにより半導体記憶装置が正
常な機能を有していないと判断される。
２には出力が現われず、これにより半導体記憶装置が正
常な機能を有していないと判断される。
このように、テストコントロール入力端子１３に外部テ
ストコントロール信号を与えることにより、通常の書込
み、読出し時には１ビツトずつしかできないものが、テ
ストモード時には同時に４ビツトずつできることになり
、これによりテスト時間の短縮を図っている。
ストコントロール信号を与えることにより、通常の書込
み、読出し時には１ビツトずつしかできないものが、テ
ストモード時には同時に４ビツトずつできることになり
、これによりテスト時間の短縮を図っている。
従来のテストモード付半導体記憶装置は以上のように構
成されているので、テストモード実現のためには、アド
レス入力端子、データ入出力端子。
成されているので、テストモード実現のためには、アド
レス入力端子、データ入出力端子。
クロック入力端子、グランド端子、電源端子以外に外部
テストコントロール信号用入力端子を必要とし、そのた
め、半導体記憶装置を収納するパッケージの増大を招い
たり、記憶容量の増大に伴うアドレス入力端子の増加に
より端子不足を招いたりするという問題があった。
テストコントロール信号用入力端子を必要とし、そのた
め、半導体記憶装置を収納するパッケージの増大を招い
たり、記憶容量の増大に伴うアドレス入力端子の増加に
より端子不足を招いたりするという問題があった。
この発明は、このような問題点を解消するためになされ
たもので、特別にテストコントロール信号用入力端子を
設けることなく、通常の読出し／書込みモードから、機
能が正常に動作するかどうかを調べるテストモードへの
移行を制御することができる半導体記憶装置を得ること
を目的としている。
たもので、特別にテストコントロール信号用入力端子を
設けることなく、通常の読出し／書込みモードから、機
能が正常に動作するかどうかを調べるテストモードへの
移行を制御することができる半導体記憶装置を得ること
を目的としている。
Ｃ問題点を解決するための手段〕
この発明にかかる半導体記憶装置は、アドレスストロー
ブ信号が不活性状態のときに、読出し／書込み制御信号
により短時間幅パルスを形成し、このパルスをトリガと
してテストモードへの移行を制御するようにしたもので
ある。
ブ信号が不活性状態のときに、読出し／書込み制御信号
により短時間幅パルスを形成し、このパルスをトリガと
してテストモードへの移行を制御するようにしたもので
ある。
（作用〕
この発明においては、アドレスストローブ信号が不活性
状態で読出しおよび書込み動作が行なわれないタイミン
グにて、読出し／＠込み制御信号により形成された短時
間幅パルスをトリガとしてテストモードへの移行が制御
されるので、特別にテストコントロール信号用入力端子
を設ける必要がなくなる。
状態で読出しおよび書込み動作が行なわれないタイミン
グにて、読出し／＠込み制御信号により形成された短時
間幅パルスをトリガとしてテストモードへの移行が制御
されるので、特別にテストコントロール信号用入力端子
を設ける必要がなくなる。
第１図は、この発明による半導体記憶装置の一実施例を
示すブロック図である。この図は、従来装置を示した第
５図に対応するものであり、基本的な回路構成および通
常の読出しおよび書込み動作は第５図と同様であるので
、その説明はここでは省略する。
示すブロック図である。この図は、従来装置を示した第
５図に対応するものであり、基本的な回路構成および通
常の読出しおよび書込み動作は第５図と同様であるので
、その説明はここでは省略する。
第１図の実施例において、タイミングコントロール回路
１０ａは、ＲＡＳ、ＣＡＳ、Ｒ／Ｗの各信号を受けて、
テストコントロール回路１０ｃを制御するためのテスト
コントロール信号φ２を作成するように構成される。第
２図は、そのための回路構成の一例を示すものである。
１０ａは、ＲＡＳ、ＣＡＳ、Ｒ／Ｗの各信号を受けて、
テストコントロール回路１０ｃを制御するためのテスト
コントロール信号φ２を作成するように構成される。第
２図は、そのための回路構成の一例を示すものである。
第２図の回路において、ＲＡＳ信号およびＣＡＳ信号は
ＡＮＤゲート１６に与えられて、ともに“Ｈ″（すなわ
ち不活性）の状態が検出され、その検出出力はＡＮＤゲ
ート１７の一方入力に与えられる。一方、Ｒ／Ｗ信号は
インバータ１８で反転されて、ＡＮＤゲート１７の他方
入力に与えられる。そしてＡＮＤゲート１７の出力φ１
によりフリップフロップ回路１９がトリガされ、フリッ
プフロップ回路１９からテストコントロール信号φ２が
導出される。
ＡＮＤゲート１６に与えられて、ともに“Ｈ″（すなわ
ち不活性）の状態が検出され、その検出出力はＡＮＤゲ
ート１７の一方入力に与えられる。一方、Ｒ／Ｗ信号は
インバータ１８で反転されて、ＡＮＤゲート１７の他方
入力に与えられる。そしてＡＮＤゲート１７の出力φ１
によりフリップフロップ回路１９がトリガされ、フリッ
プフロップ回路１９からテストコントロール信号φ２が
導出される。
第３図は、テストモードへの移行タイミングを示すタイ
ミング図である。以下、第３図を参照して、第１図の半
導体記憶装置のテ“ストモード時の動作を説明する。こ
の実施例では、読出しおよび書込み動作が行なわれない
タイミングにて、Ｒ／Ｗ信号により、テストコントロー
ル回路１０ｃをｔ１１制御するためのテストコントロー
ル信号を作り出している。その目的で、第２図のＡＮＤ
ゲート１６により、ＲＡＳ信号およびＣＡＳ信号がとも
に不活性状態にあるタイミングを検出している。すなわ
ち、第３図の期間Ｔ１に示すように、ＲＡＳ信号が活性
状態“Ｌ”から不活性状態゛１」″となり、続いてＣＡ
Ｓ信号が活性状態“し”から不活性状態１１８ Ｈとな
ると、ＡＮＤゲート１６から“１１″の検出出力がＡＮ
Ｄゲート１７に与えられる。
ミング図である。以下、第３図を参照して、第１図の半
導体記憶装置のテ“ストモード時の動作を説明する。こ
の実施例では、読出しおよび書込み動作が行なわれない
タイミングにて、Ｒ／Ｗ信号により、テストコントロー
ル回路１０ｃをｔ１１制御するためのテストコントロー
ル信号を作り出している。その目的で、第２図のＡＮＤ
ゲート１６により、ＲＡＳ信号およびＣＡＳ信号がとも
に不活性状態にあるタイミングを検出している。すなわ
ち、第３図の期間Ｔ１に示すように、ＲＡＳ信号が活性
状態“Ｌ”から不活性状態゛１」″となり、続いてＣＡ
Ｓ信号が活性状態“し”から不活性状態１１８ Ｈとな
ると、ＡＮＤゲート１６から“１１″の検出出力がＡＮ
Ｄゲート１７に与えられる。
この状態で、Ｒ／Ｗ信号を、読出しが活性な状態“ト１
”から書込みが活性な状態“Ｌ″にし、短時間後に再び
読出しが活性な状態“ト１”にして、Ｒ／Ｗ信号により
短時間幅パルスを形成する。この短時間幅パルスは、イ
ンバータ１８で反転されてＡＮＤゲート１７に与えられ
、このときＡＮＤゲート１７の一方入力には上述したよ
うに°゛トビ′信号が与えられているので、上記短時間
幅パルスの反転信号はＡＮＤゲート１７を通過して信号
φ１となる。
”から書込みが活性な状態“Ｌ″にし、短時間後に再び
読出しが活性な状態“ト１”にして、Ｒ／Ｗ信号により
短時間幅パルスを形成する。この短時間幅パルスは、イ
ンバータ１８で反転されてＡＮＤゲート１７に与えられ
、このときＡＮＤゲート１７の一方入力には上述したよ
うに°゛トビ′信号が与えられているので、上記短時間
幅パルスの反転信号はＡＮＤゲート１７を通過して信号
φ１となる。
フリップフロップ回路１９は、この信号φ１によりトリ
ガされ、その出力には一定しベル゛Ｈ”の信号φ２が現
われる。この信号φ２は、テストコントロール信号とし
てテストコントロール回路１０ｃに与えられ、これによ
りテストモードへの移行が行なわれる。テストコントロ
ール回路１０Ｃは、テストコントロール信号φ２が一定
レベル１１８ Ｊｌに維持されている閂は、テストモー
ドを保持し続ける。テストモードの間に行なわれる実際
のテスト動作は、第４図および第５図の従来例に関連し
て上述したのと同様である。
ガされ、その出力には一定しベル゛Ｈ”の信号φ２が現
われる。この信号φ２は、テストコントロール信号とし
てテストコントロール回路１０ｃに与えられ、これによ
りテストモードへの移行が行なわれる。テストコントロ
ール回路１０Ｃは、テストコントロール信号φ２が一定
レベル１１８ Ｊｌに維持されている閂は、テストモー
ドを保持し続ける。テストモードの間に行なわれる実際
のテスト動作は、第４図および第５図の従来例に関連し
て上述したのと同様である。
活性状態“Ｈ”のタイミングで、再びＲ／Ｗ信号により
短時間幅パルスを形成する。この短時間幅パルスは、上
述と同様にインバータ１８により反転され、ＡＮＤゲー
ト１７を通過して信号φ１となる。フリップフロップ回
路１９は、この信号φ１により再びトリガされ、その出
力すなわちテストコントロール信ｑφ２は、“Ｈ″から
“し”に立下がる。これにより、テストコントロール回
路１０ｃはテストモードを解除され、通常の読出し／書
込みモードとなる。
短時間幅パルスを形成する。この短時間幅パルスは、上
述と同様にインバータ１８により反転され、ＡＮＤゲー
ト１７を通過して信号φ１となる。フリップフロップ回
路１９は、この信号φ１により再びトリガされ、その出
力すなわちテストコントロール信ｑφ２は、“Ｈ″から
“し”に立下がる。これにより、テストコントロール回
路１０ｃはテストモードを解除され、通常の読出し／書
込みモードとなる。
なお上記実施例において、Ｒ／Ｗ信号により短時間幅パ
ルスを形成するときに、書込みが活性な状態“Ｌ”から
読出しが活性な状態″Ｈ”にし、短時間後に再び書込み
が活性な状態１１ Ｌ １１にするようにすれば、第２
図のインバータ１８は不要となる。
ルスを形成するときに、書込みが活性な状態“Ｌ”から
読出しが活性な状態″Ｈ”にし、短時間後に再び書込み
が活性な状態１１ Ｌ １１にするようにすれば、第２
図のインバータ１８は不要となる。
また上記実施例では、テストモード時のメモリセルアレ
イへの同時データ書込みおよび読出しが４ビツトの場合
について示したが、２ビツト以上であれば何ビットの場
合でも本発明を適用できる。
イへの同時データ書込みおよび読出しが４ビツトの場合
について示したが、２ビツト以上であれば何ビットの場
合でも本発明を適用できる。
さらに、テストの実施の態様もどのようなものであって
もよい。
もよい。
以上説明したように、この発明によれば、読出し／泪込
み制御信号を利用してテストモードへの移行を制御する
ようにしたので、テストモードを有する半導体記憶装置
において、テストコントロール信号用入力端子を特別に
設ける必要がなくなる。
み制御信号を利用してテストモードへの移行を制御する
ようにしたので、テストモードを有する半導体記憶装置
において、テストコントロール信号用入力端子を特別に
設ける必要がなくなる。
第１図はこの発明の一実施例による半導体記憶装置を示
すブロック図、第２図はテストコントロール信号形成の
ための構成例を示すブロック図、第３図はテストモード
への移行を示すタイミング図、第４図および第５図は従
来の半導体記憶装置を示すブロック図、第６図および第
７図はそれぞれ読出しおよび書込み時のタイミングを示
すタイミング図である。 図において、１０ｃはテストコントロール回路、アドレ
スストローブ信号、Ｒ／Ｗは読出し／書込み制御信号、
φ２はテストコントロール信号である。 なお、各図中同一符号は同一または相当部分を示す。
すブロック図、第２図はテストコントロール信号形成の
ための構成例を示すブロック図、第３図はテストモード
への移行を示すタイミング図、第４図および第５図は従
来の半導体記憶装置を示すブロック図、第６図および第
７図はそれぞれ読出しおよび書込み時のタイミングを示
すタイミング図である。 図において、１０ｃはテストコントロール回路、アドレ
スストローブ信号、Ｒ／Ｗは読出し／書込み制御信号、
φ２はテストコントロール信号である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 機能が正常に動作するかどうかを調べるテストモードを
有する半導体記憶装置において、アドレスストローブ信
号が不活性状態のときに、読出し／書込み制御信号によ
り短時間幅パルスを形成し、このパルスをトリガとして
前記テストモードへの移行を制御するようにしたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142628A JPS62298100A (ja) | 1986-06-17 | 1986-06-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142628A JPS62298100A (ja) | 1986-06-17 | 1986-06-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298100A true JPS62298100A (ja) | 1987-12-25 |
Family
ID=15319762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142628A Pending JPS62298100A (ja) | 1986-06-17 | 1986-06-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298100A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194200A (ja) * | 1988-01-29 | 1989-08-04 | Sony Corp | メモリ装置 |
| JPH0378200A (ja) * | 1989-08-18 | 1991-04-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08273396A (ja) * | 1994-11-09 | 1996-10-18 | Hyundai Electron Ind Co Ltd | 半導体メモリ装置の自動テスト回路 |
-
1986
- 1986-06-17 JP JP61142628A patent/JPS62298100A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194200A (ja) * | 1988-01-29 | 1989-08-04 | Sony Corp | メモリ装置 |
| JP2784764B2 (ja) * | 1988-01-29 | 1998-08-06 | ソニー株式会社 | メモリ装置 |
| JPH0378200A (ja) * | 1989-08-18 | 1991-04-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08273396A (ja) * | 1994-11-09 | 1996-10-18 | Hyundai Electron Ind Co Ltd | 半導体メモリ装置の自動テスト回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950004854B1 (ko) | 반도체 메모리 장치 | |
| US7414914B2 (en) | Semiconductor memory device | |
| US5185744A (en) | Semiconductor memory device with test circuit | |
| JP3317187B2 (ja) | 半導体記憶装置 | |
| KR100386442B1 (ko) | 메모리디바이스회로 및 멀티뱅크메모리어레이의 멀티뱅크컬럼의동시어드레스방법 | |
| KR910003382B1 (ko) | 레지스터를 구비한 반도체 메모리 장치 | |
| EP0030245A1 (en) | Semiconductor memory device | |
| US4769789A (en) | Semiconductor memory device having serial data input and output circuit | |
| US5563835A (en) | Sense amplification in data memories | |
| JPS63106998A (ja) | テスト回路を有する半導体メモリ | |
| KR940016225A (ko) | 반도체 기억장치 | |
| EP0259862B1 (en) | Semiconductor memory with improved write function | |
| JPH11134900A (ja) | 半導体集積回路 | |
| US4875189A (en) | Random access memory device with nibble mode operation | |
| JPS62298100A (ja) | 半導体記憶装置 | |
| KR100336955B1 (ko) | 반도체 기억 장치 | |
| JPH0419899A (ja) | 半導体記憶装置のためのテスト装置 | |
| JPH0440697A (ja) | 半導体記憶装置 | |
| JPH01151100A (ja) | 不揮発性半導体記憶装置 | |
| US4835743A (en) | Semiconductor memory device performing multi-bit Serial operation | |
| JP3022792B2 (ja) | 半導体集積回路装置 | |
| JP3256562B2 (ja) | 半導体記憶装置 | |
| KR960000460Y1 (ko) | 테스트 싸이클 라이트 풀 메모리 셀 | |
| KR100213216B1 (ko) | 동기식 반도체 메모리 장치(sdram)를 위한 병렬 비트 테스트(pbt) 제어 회로 및 그 제어 방법 | |
| JPH0729378A (ja) | メモリおよびその制御回路 |