JPS58218097A - High speed semiconductor memory - Google Patents

Abstract

PURPOSE:To improve the compatibility with conventional systems, to make the memory suitable for high density mounting and to attain high speed transfer with the same terminal number of memory element package as conventionally, by discriminating the read/write, page mode and nibble mode only with RAS and CAS. CONSTITUTION:A clock generator CLK-GEN is made enable with a detector and generates clocks by triggering the fall of the RAS or the CAS. The detector detects the operating mode of a memory element from the RAS and the CAS and generates a control signal of the CLK-GEN and CNT. In the section A, the RAS is made active (''L'' level) and the CAS is made active (''L'' level) after a delay time from the RAS to the CAS, it is the same as the normal read/write and page mode and it is not detected as the nibble mode. In the section B, since the RAS is toggled as ''L'' ''H'' ''L'' while the CAS is fixed to ''L'' and detected as the nibble mode.

Description

【発明の詳細な説明】 発明の対象 本発明は半導体記憶素子に関し、特にＭＯ８形ダイナミ
ックメモリの新しい機能を制御する回路方式に関するも
のである。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention The present invention relates to a semiconductor memory device, and more particularly to a circuit system for controlling new functions of an MO8 type dynamic memory.

従来技術 メモリ素子で、連続したアドレスから被蔽の情報を連続
して高速に読出し又は書込みを行うために、従来のメモ
リ素子には、ベージモード動作がある。（例：第１図に
ベージモードのタイムチャートを示す。）−力、４ピツ
トの連続したアドレスを高速に読出し、書込み可能なニ
ブルモード動作を持つメモリ素子が第近発表され、今後
、多くの素子で採用されようとしている。（例：第２図
にニブルモードのタイムチャートを示１゜） 両者とも、ＲＡＳが−Ｌ−で、ＣＡ８が−Ｌ”→”Ｈ２
→゛Ｌ”と亥化することで、ベージモードと。Conventional memory devices have a page mode operation in order to continuously read or write covered information from successive addresses at high speed in a conventional memory device. (Example: Fig. 1 shows the time chart of page mode.) Memory devices with nibble mode operation, which can read and write 4-pit consecutive addresses at high speed, have recently been announced, and in the future, many devices will be used. It is about to be adopted by elements. (Example: Fig. 2 shows the time chart of nibble mode 1゜) In both cases, RAS is -L- and CA8 is -L"→"H2
→ By increasing it to ゛L”, it becomes beige mode.

ニブルモードを識別しているために、同一メモリ素子内
で、両者が両立できなかった。Since the nibble mode is identified, both cannot be compatible within the same memory element.

発明の目的 本発−〇目的は、ベージモードとニブルモードを、同一
のメモリ素子でザボートするだめの制御方法を提供する
ことにある。OBJECTS OF THE INVENTION An object of the present invention is to provide a control method that allows the page mode and nibble mode to be controlled using the same memory element.

本発明は、アドレスマルチプレクサプルなメモリ素子の
スタンダードな動作（リード、・ライト、リードモチづ
）〒イライト、アーリーライト等）の他に、）ｔＡ８が
Ｌ−で、ＣＡＳが・Ｌ・→＠Ｈ”→１Ｌ”とトグル丁れ
ば、ベージモード動作となり、逆に、ＣＡＳが＠Ｌ”で
、ＲＡＳが“Ｌ”→“Ｈ”→”Ｌ″と変化すれば、ニブ
ルモード動作とする制御方法を採用し、実現した。In addition to the standard operations of address multiplexer memory devices (read, write, read, write, early write, etc.), the present invention has the following advantages: tA8 is L-, CAS is L-→@H” →1L”, the control method becomes page mode operation, and conversely, when CAS is @L” and RAS changes from “L” → “H” → “L”, the control method changes to nibble mode operation. It was adopted and realized.

発明の実施例 一以下１本発明の一実施例を第３、および、４図により
説明する。本実施−では、４ニブルビツト構成で説明す
るが、ビレト数の構成は、任（： 意に拡張できる。　　　　、、、。Embodiment 1 of the Invention An embodiment of the present invention will be explained with reference to FIGS. 3 and 4. In this implementation, a 4-nibble bit configuration will be explained, but the configuration of the number of nibbles can be expanded arbitrarily.

第３図は、本発明を実現するための、メモリ素子内の構
成図である。上部の長方形が、メモリアレイを示し、４
マクト構成となっている。FIG. 3 is a configuration diagram inside a memory element for realizing the present invention. The rectangle at the top indicates the memory array, 4
It has a Makto configuration.

これらのマットは、動作モードにかかわらず、同一サイ
クルで同時に動作する。各マットは、通常のメモリアレ
イと同様に、ワードデコーダドライバＷＤ、バイトデコ
ーダドライバＹＤ。These mats operate simultaneously in the same cycle, regardless of the mode of operation. Each mat has a word decoder driver WD and a byte decoder driver YD, like a normal memory array.

ワード線Ｗ％データ線Ｄ゛、プリアンプＰＡ、メモリセ
ル、ダミーセル勢から構成する。It consists of a word line W% data line D', a preamplifier PA, a memory cell, and a dummy cell group.

尚、各記号の、第一添字は、マット０〜３に対応し、第
二添字は、ワード線、データ線に対応する〇 メモリアレイからの入出力データは、メインアンプＭＡ
で増幅し、２ビツトデコーダＤＥＣ出力により５選択さ
才ｌるゲートを通して、データ入力端子ＤＩ、データ出
力端子Ｄｏに接続する、 ＤＥＣの人力データは、２　ｂｉｔカウンターＣＮＴか
ら供給さ懸る。このＣＮＴは、ロード機能があり、カラ
上アドレスの下位２　ｂｉｔをロー１１１ゝ ドできる。、カウレ、ターとロード動作の選択は。The first subscript of each symbol corresponds to mats 0 to 3, and the second subscript corresponds to the word line and data line. The input/output data from the memory array is transferred to the main amplifier MA.
The manual data of the DEC is supplied from the 2-bit counter CNT and connected to the data input terminal DI and the data output terminal Do through 5 gates selected by the 2-bit decoder DEC output. This CNT has a load function and can load the lower 2 bits of the empty address. , Kaure, Tar and Load behavior selections.

１□、腐 デづテクタＤＥＴ□５からの制御信号により、コントロ
ールされ、る。1□, it is controlled by a control signal from the rotary detector DET□5.

ＣＮＴのクロックは、クロック発生器ＣＬＫ−ＧＥＮか
ら供給される。ＣＬＫ−ＧＥＮは、ディテクタによりイ
ネーブルされ、ＲＡＳ、又はＣＡＳの立ち下がりをトリ
ガーとし、クロックを発生させる。The CNT clock is supplied from a clock generator CLK-GEN. CLK-GEN is enabled by a detector and uses the fall of RAS or CAS as a trigger to generate a clock.

ディテクタでは、メモリ素子の動作モードをＲＡＳ　　
ＣＡＳから検知し、ＣＬＫ−ＧＥＮ　。In the detector, the operating mode of the memory element is set to RAS.
Detected from CAS, CLK-GEN.

ＣＮＴの制御信号を発生する。Generates CNT control signals.

第４図は、本発明のニブルモードのタイミングチャート
な示す。区間Ａは、ＲＡＳがアクティブ（＠Ｌ２レベル
）となり、Ｔ’ＲＣＤ　（ＲＡＳからＣＡＳの遅れ時間
）後に、ＣＡＳがアクティブ（”Ｌ”レベル）になる動
作であり、通常のり一ド／ライト、ベージモード尋と同
じであり、ニブルモードとして検知できない。FIG. 4 shows a timing chart of the nibble mode of the present invention. In section A, RAS becomes active (@L2 level) and CAS becomes active (“L” level) after T'RCD (delay time from RAS to CAS). The mode is the same as the nibble mode and cannot be detected as a nibble mode.

区間Ｂでは、第２図とは逆に、ＣＡＳを“Ｌ”に同市し
たまま、ＲＡＳを、１Ｌ″→“Ｈ・→・Ｌ−とトグル１
−るので、ニブルモードと検知できる。In section B, contrary to Fig. 2, while keeping CAS at “L”, toggle RAS from 1L” to “H・→・L−”.
-, so it can be detected as nibble mode.

区間Ｃは、ＲＡＳ、ＣＡＳとも“Ｈ″レベルなり動作の
終了を検知できる。In section C, both RAS and CAS are at "H" level and the end of the operation can be detected.

本発明で、読出し動作は１次の通りである。In the present invention, the read operation is of the first order.

第４図区間Ａでは、ＲＡＳの立ち下がりに同期し、４マ
ット同時にワード線、データＩｉ！ｉ！を励起し、プリ
アンプにデータを、読込む。ＣＡＳの立ち下がりに同期
して、カラムアドレスの下位２　ｂｉｔを、第３−〇Ｎ
’ｌ’にロードすると同時に、メインアンプにデータな
読出−ｇ、ＣＮ’ｌ’田力がデコードされ白診メインア
ンプの出力が、Ｄ。In section A of FIG. 4, in synchronization with the falling edge of RAS, the word lines and data Ii! i! Excite and read data into the preamplifier. In synchronization with the falling edge of CAS, the lower 2 bits of the column address are
At the same time as loading data to 'l', the main amplifier reads out the data -g, CN'l' is decoded and the output of the white diagnostic main amplifier is D.

端子に出力される。Output to the terminal.

区間Ｂでは、ニブルモードｙ！−横知すると同時に、Ｃ
ＮＴをカウントモードとし、アドレスをカウントアツプ
し、メインアンプのデータを、１畝次ＤＯに出力する。In section B, nibble mode y! - At the same time as knowing, C
The NT is set to count mode, the address is counted up, and the data of the main amplifier is output to the first DO.

書込み時は、読出し時と同４＃１ＫＩ）ｌｌｉＴｃ、Ｃ
ＮＴは動作するが５区間Ａでは１ｗＥＫより当該マット
にデータを智込み、区間Ｂでは、ＲＡＳのトグルに同期
して、カウントアツプされた。When writing, the same as when reading 4#1KI)lliTc,C
NT operates, but in 5 section A, data was read into the mat from 1wEK, and in section B, the count was increased in synchronization with the RAS toggle.

アドレスの示すマットに、内部的ＫＷＢを発生させ、誓
き込む。An internal KWB is generated and pledged to the mat indicated by the address.

次に、伸の動作そ一ドに対″１−る第３図の、ＤＥＴＣ
、ＣＩ、に−ＧＥＮ、ＣＮＴのニブルモードとの互換性
について述べる。Next, in response to the movement of the extension, the DETC shown in FIG.
, CI, ni-GEN, and CNT's compatibility with the nibble mode will be described.

第４図区間Ａは、いずれの動作モードとも、ＲＡＳ、Ｃ
ＡＳの動作は、通常のリード／ライトと同じである。そ
こで、動作モードを意識せずに、ＤＥＴＣは、ＣＡＳの
立ち下がりに同期し、ＣＮＴをロードモードにし、クロ
ックな°発生させ、カラムアドレス下位２ｂｉｔをロー
ドし、当該ＭＡのデータをＤＯに読出てか、ＤＩのデー
タを、当該ＭＡを経由し、マットに書込む。In section A of FIG. 4, RAS, C
The AS operation is the same as normal read/write. Therefore, without being aware of the operating mode, DETC synchronizes with the falling edge of CAS, puts CNT into load mode, generates a clock, loads the lower 2 bits of the column address, and reads the data of the MA to DO. Alternatively, the DI data is written to the mat via the MA.

一方、区間Ａに続き、ページモード動作を検出したなら
ば−ＤＥＴＣは、ＣＮＴをロード状態にし、ＣＡＳのト
グルの度に、これに同期し、クロックを発生させ、カラ
ムアドレスの下位２ｂｉｔをロードする。ＭＡには、Ｃ
ＡＳのトグルの度に、新しいデータが読出−れ、当該Ｍ
Ａのデータが、ＣＮＴのロードモードにより選択さく″ れＤＯに読出されるか、あるい□は、ＤＩのデータ、″
。On the other hand, if page mode operation is detected following section A, -DETC puts CNT into the load state, synchronizes with this every time CAS toggles, generates a clock, and loads the lower 2 bits of the column address. . For MA, C
Every time AS toggles, new data is read and the M
Depending on the CNT load mode, the data in A is selected and read out to DO, or the data in DI,
.

を、ＭＡを経由して当該マツ、：、：、、”に書込む。is written to the corresponding pine, :, :,,'' via the MA.

本実施例によれば、同一メモリチップ士で、アドレスマ
ルチプレクサプル・ダイナミックラムのスタンダードな
動作はもちろん、ページモート、ニブルモード動作のサ
ポートを可能にする効果がある。According to this embodiment, the same memory chip can support not only standard address multiplexer/dynamic RAM operations but also page mode and nibble mode operations.

発明の効果 本発明によれば、ＣＡＳを“Ｌ”にしたまま、ＲＡＳを
トグルすることで、ニブル動作と見なすので、次の如き
効果を得ることができる。Effects of the Invention According to the present invention, toggling RAS while keeping CAS at "L" is regarded as a nibble operation, so that the following effects can be obtained.

１、　従来のＲＡＳ−ｉ“Ｌ”にしたまま、ＣＡＳをト
グルするページモード動作と、ニブルモード動作の識別
が可能となり１両者の同一チップ内でのサボー）Ｙ可能
とした。1. It is now possible to distinguish between page mode operation, which toggles CAS, and nibble mode operation, while keeping the conventional RAS-i "L".

２、　　）ｔＡ８．ＣＡＳのみで、リード／ライト、ペ
ージモード、ニブルモードの識別を可能にしているので
、メモリ素子パッケージの端子数は従来通゛りで、従来
システムとの互換性が良（、高′會度実装にも適する。2,)tA8. Since read/write, page mode, and nibble mode can be identified using only CAS, the number of terminals on the memory element package remains the same as before, and compatibility with conventional systems is good (high performance implementation is possible). Also suitable for

□ ６、　ニブルモード’により、従来のり−ド／′う１、
：： イト動作に比ベヤ１３倍〜４倍、ページモード動作に比
べても６倍相度の高速体ζ送馨可能にした。□ 6. Nibble mode allows conventional board/'U1,
:: It enables high-speed body ζ transport that is 13 to 4 times faster than page mode operation and 6 times faster than page mode operation.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のページモード動作のタイミングチャート
図、第２図は従来のニブルモード動作のタイミングチャ
ート図、第６図は本発明の一実施例のメモＩＪ　索子の
ブロック図、第４図は同じ（ニブルモード動作のタイミ
ングチャート図である。 ＲＡＳ・・・ローアドレスストローブ ＣＡ８・・・カラムアドレスストローブＡＤＨ・・・ア
ドレス信号 ＤＯ・・・データ出力信号 ＤＩ・・・データ入力信号 ＷＤ・・・ワードデコーダドライノく−ＹＤ・・バイト
デコーダドライバー Ｗ・・ワード線　　　　Ｄ・・データ線ＰＡ・、プリア
ンプ　　ＭＡ・・・メインアンプＤＩ・・・データ入力
端子 ＤＯ・・・データ出力端子 才３図 オキ図FIG. 1 is a timing chart of conventional page mode operation, FIG. 2 is a timing chart of conventional nibble mode operation, FIG. 6 is a block diagram of a memo IJ according to an embodiment of the present invention, and FIG. 4 are the same (this is a timing chart of nibble mode operation. RAS... Row address strobe CA8... Column address strobe ADH... Address signal DO... Data output signal DI... Data input signal WD...・Word decoder Dry-YD...Byte decoder driver W...Word line D...Data line PA...Preamplifier MA...Main amplifier DI...Data input terminal DO...Data output terminal Figure 3 Oki diagram

Claims (1)

【特許請求の範囲】[Claims] １、　半導体メモリのメモリアレイを複数個のマットで
構成し、それぞれのマットのメモリセルとセンスアンプ
を同一サイクルで同時に活性化するメモリアレイ構成と
、これらのメモリアレイと初数個のデータをパラレルに
相互転送できるメモリ素子内の周辺回路と、これらの周
辺回路とメモリ素子のデータ入出力端子とシリアルにデ
ータを相互転送する制御回路と、ＣＡ８が”Ｌ”で、Ｒ
Ａｉ９が”Ｌ”→“Ｈ”→“Ｌ”とトグル丁れば、ニブ
ルモード動作とすることにより、ページモード動作をも
同一チップで両立させる制御方法と、以上のことを、従
来のメモリパッケージの端子数を増さすに実現し得るこ
とを特徴とする高速半導体メモリ。1. A memory array configuration in which a semiconductor memory memory array is made up of multiple mats, and the memory cells and sense amplifiers of each mat are activated simultaneously in the same cycle, and these memory arrays and the first few data are processed in parallel. peripheral circuits in the memory element that can mutually transfer data to each other, a control circuit that serially transfers data between these peripheral circuits and the data input/output terminal of the memory element, and when CA8 is "L", R
When the Ai9 toggles from "L" to "H" to "L", the control method allows page mode operation to be performed on the same chip by switching to nibble mode operation. A high-speed semiconductor memory characterized in that it can be realized by increasing the number of terminals.