JPH07162003A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07162003A JPH07162003A JP30804393A JP30804393A JPH07162003A JP H07162003 A JPH07162003 A JP H07162003A JP 30804393 A JP30804393 A JP 30804393A JP 30804393 A JP30804393 A JP 30804393A JP H07162003 A JPH07162003 A JP H07162003A
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Abstract
(57)【要約】
【目的】 移動度が大きく、off抵抗の大きいTFT
の供給。 【構成】 シリコン半導体層を、SiH4 とSiF4 の
流量比を変化させて形成するTFT製造方法。 【効果】 移動度が大きく、off抵抗の大きいTFT
を供給できる。
の供給。 【構成】 シリコン半導体層を、SiH4 とSiF4 の
流量比を変化させて形成するTFT製造方法。 【効果】 移動度が大きく、off抵抗の大きいTFT
を供給できる。
Description
【0001】本発明は、アクティブ方式液晶表示装置等
に適用される薄膜トランジスタの製造方法に関する。
に適用される薄膜トランジスタの製造方法に関する。
【0002】
【従来の技術】従来から、高精細な画像を得るための液
晶表示装置として非単結晶シリコン薄膜トランジスタ
(以後TFTと記す。)をスイッチング素子として用い
た、いわゆるアクティブ方式液晶表示装置が提案され、
既に実用化されている。
晶表示装置として非単結晶シリコン薄膜トランジスタ
(以後TFTと記す。)をスイッチング素子として用い
た、いわゆるアクティブ方式液晶表示装置が提案され、
既に実用化されている。
【0003】液晶表示装置として、実用化されている非
単結晶TFTには、アモルファスシリコン(以後、a−
siと記す。)を半導体層に用いるa−siTFTと、
結晶性シリコン(以後poly−siと記す。)を半導
体層に用いるpoly−siTFTの2種類がある。
単結晶TFTには、アモルファスシリコン(以後、a−
siと記す。)を半導体層に用いるa−siTFTと、
結晶性シリコン(以後poly−siと記す。)を半導
体層に用いるpoly−siTFTの2種類がある。
【0004】TFTの構成としては、コプラナ型とスタ
ガー型とが一般に良く知られているが、a−siTFT
の場合、スタガー型(逆スタガー型)が製造プロセス上
容易であるためほとんどは、(逆)スタガー型の構成で
ある。
ガー型とが一般に良く知られているが、a−siTFT
の場合、スタガー型(逆スタガー型)が製造プロセス上
容易であるためほとんどは、(逆)スタガー型の構成で
ある。
【0005】一方、poly−siTFTは、セルフア
ライン技術が使えることからコプラナ型の構成をとるこ
とが多い。
ライン技術が使えることからコプラナ型の構成をとるこ
とが多い。
【0006】
【発明が解決しようとする課題】しかしながら、a−s
iTFTは低温プロセスで製造できるため安価なガラス
基板が使えるという利点があるものの、TFTのキャリ
アー移動度が小さく、周辺の駆動回路は別体で作って、
たとえば単結晶SiのICを用いなければならないとい
う不都合があった。
iTFTは低温プロセスで製造できるため安価なガラス
基板が使えるという利点があるものの、TFTのキャリ
アー移動度が小さく、周辺の駆動回路は別体で作って、
たとえば単結晶SiのICを用いなければならないとい
う不都合があった。
【0007】一方、poly−siTFTは、キャリア
ー移動度が大きく、周辺の駆動回路も一体で形成できる
という利点があるものの、半導体層の成膜温度はガラス
基板の歪点(例えば一般によく使われているコーニング
社製7059ガラスは593℃)を越える温度が必要な
ことから、安価なガラス基板が使えず、高価な石英基板
を使わなければならずコストがかかるという不都合があ
った。図8に熱処理温度に対するガラスの収縮率のグラ
フを示す。71はコーニング社製7059ガラス、72
はBLCガラスについてのものである。
ー移動度が大きく、周辺の駆動回路も一体で形成できる
という利点があるものの、半導体層の成膜温度はガラス
基板の歪点(例えば一般によく使われているコーニング
社製7059ガラスは593℃)を越える温度が必要な
ことから、安価なガラス基板が使えず、高価な石英基板
を使わなければならずコストがかかるという不都合があ
った。図8に熱処理温度に対するガラスの収縮率のグラ
フを示す。71はコーニング社製7059ガラス、72
はBLCガラスについてのものである。
【0008】
【課題を解決するための手段及び作用】本発明の薄膜ト
ランジスタの製造方法は、薄膜シリコンを半導体層とし
て用いる薄膜トランジスタの製造方法において、基板上
にシリコン半導体層を形成するに際し、前記半導体層の
うちゲート電極側の第1半導体層としてSiF4 とSi
H4 とを含むガス雰囲気の下でプラズマCVD法を用い
て結晶性シリコンを形成し、前記半導体層のゲート電極
とは反対側の第2半導体層として、前記第1半導体層を
形成する際のガス雰囲気に比べてSiH4 に対するSi
F4 の割合を小さくしたガス雰囲気下でプラズマCVD
法により非晶質シリコンを形成することを特徴とするも
のである。
ランジスタの製造方法は、薄膜シリコンを半導体層とし
て用いる薄膜トランジスタの製造方法において、基板上
にシリコン半導体層を形成するに際し、前記半導体層の
うちゲート電極側の第1半導体層としてSiF4 とSi
H4 とを含むガス雰囲気の下でプラズマCVD法を用い
て結晶性シリコンを形成し、前記半導体層のゲート電極
とは反対側の第2半導体層として、前記第1半導体層を
形成する際のガス雰囲気に比べてSiH4 に対するSi
F4 の割合を小さくしたガス雰囲気下でプラズマCVD
法により非晶質シリコンを形成することを特徴とするも
のである。
【0009】本発明の薄膜トランジスタの製造方法によ
れば、キャリアーの移動度が大きく、off抵抗の大き
い即ち、on/off比との大きいTFTを低温で提供
することができる。
れば、キャリアーの移動度が大きく、off抵抗の大き
い即ち、on/off比との大きいTFTを低温で提供
することができる。
【0010】更に、ガラス基板上に、周辺駆動回路をも
形成することができるという利点がある。
形成することができるという利点がある。
【0011】poly−siは前述したように、抵抗率
が低くTFTのoff電源が大きいことから、このof
f時のリーク電流を低減するために本発明では、ゲート
電極とは反対側の、チャネルを形成しない半導体層の領
域をa−siで構成し、チャネルを形成するゲート側の
半導体層をpoly−siで構成する。
が低くTFTのoff電源が大きいことから、このof
f時のリーク電流を低減するために本発明では、ゲート
電極とは反対側の、チャネルを形成しない半導体層の領
域をa−siで構成し、チャネルを形成するゲート側の
半導体層をpoly−siで構成する。
【0012】このような半導体層は、ゲート電極側の半
導体層をSiF4 とSiH4 を含むガス雰囲気のプラズ
マCVDによりpoly−siを形成し、ゲート電極と
は反対側の層はSiF4 の量を減らしプラズマCVDに
よりa−siを形成することで実現できる。
導体層をSiF4 とSiH4 を含むガス雰囲気のプラズ
マCVDによりpoly−siを形成し、ゲート電極と
は反対側の層はSiF4 の量を減らしプラズマCVDに
よりa−siを形成することで実現できる。
【0013】図4に、SiH4 とSiF4 の流量比Si
H4 /SiF4 で成膜した際の流量比と、Si膜の結晶
性を示すラマンスペクトルの520cm-1付近の半値幅
(F、W、H、M)と、の関係を示す。
H4 /SiF4 で成膜した際の流量比と、Si膜の結晶
性を示すラマンスペクトルの520cm-1付近の半値幅
(F、W、H、M)と、の関係を示す。
【0014】SiH4 /SiF4 が9%以上ではアモル
ファス構造を示し、SiH4 /SiF4 が9%未満でp
oly−siになることが示されている。SiH4 /S
iF4 =3%ではpoly−siの粒径は200nmで
あった。SiH4 /SiF4=0では、Si膜は堆積し
なかった。
ファス構造を示し、SiH4 /SiF4 が9%未満でp
oly−siになることが示されている。SiH4 /S
iF4 =3%ではpoly−siの粒径は200nmで
あった。SiH4 /SiF4=0では、Si膜は堆積し
なかった。
【0015】図5に、SiH4 /SiF4 比と抵抗率α
の関係を示す。SiH4 /SiF4が9%以上で抵抗率
が大きくなり、9%未満で抵抗率が下がるが、これはS
i膜の結晶性と対応する。
の関係を示す。SiH4 /SiF4が9%以上で抵抗率
が大きくなり、9%未満で抵抗率が下がるが、これはS
i膜の結晶性と対応する。
【0016】SiF4 で希釈することで何故結晶化する
のかは、不明であるが、SiF4 はエッチング性があ
り、エッチング作用と堆積作用が並行して進み、Siと
結合している水素や他の不純物元素をSiF4 のFが引
き抜いているのではないかと考えられる。
のかは、不明であるが、SiF4 はエッチング性があ
り、エッチング作用と堆積作用が並行して進み、Siと
結合している水素や他の不純物元素をSiF4 のFが引
き抜いているのではないかと考えられる。
【0017】
【実施例】(実施例1)図1は本発明の方法の1例を示
すプロセス図である。
すプロセス図である。
【0018】ガラス基板1(コーニング社製7059ガ
ラス)上にCr、Al、Ta等の金属を用いてゲート電
極2を形成する。
ラス)上にCr、Al、Ta等の金属を用いてゲート電
極2を形成する。
【0019】その後、図1(b)のようにゲート電極が
形成されたガラス基板1上にプラズマCVD(以後P−
CVDと記す)法により窒化シリコン膜(以後SiNx
膜と記す)からなるゲート絶縁膜3を基板温度400℃
で形成する。この時のSiNx は、ガス流量比をNH3
/SiH4 =10:1とし、P−CVDのR、F、パワ
ー密度20mw/cm2 、成膜圧力27Pa…の条件下
で400nmの厚みに形成した。
形成されたガラス基板1上にプラズマCVD(以後P−
CVDと記す)法により窒化シリコン膜(以後SiNx
膜と記す)からなるゲート絶縁膜3を基板温度400℃
で形成する。この時のSiNx は、ガス流量比をNH3
/SiH4 =10:1とし、P−CVDのR、F、パワ
ー密度20mw/cm2 、成膜圧力27Pa…の条件下
で400nmの厚みに形成した。
【0020】その後、poly−siからなる第1半導
体層4をガス流量比をSiH4 :SiF4 =1:30と
し、R、F、パワー20mw/cm2 、成膜圧力13P
a、基板温度400℃条件下で100nmの厚みで形成
した。
体層4をガス流量比をSiH4 :SiF4 =1:30と
し、R、F、パワー20mw/cm2 、成膜圧力13P
a、基板温度400℃条件下で100nmの厚みで形成
した。
【0021】その後、真空を破ることなく、a−siか
らなる第2半導体層5を水素で希釈したSiH4 (流量
比SiH4 :H2 =1:10)を用いて、R、F、パワ
ー12mw/cm2 、圧力66Pa、基板温度300℃
の条件下で200nm膜厚で形成した。
らなる第2半導体層5を水素で希釈したSiH4 (流量
比SiH4 :H2 =1:10)を用いて、R、F、パワ
ー12mw/cm2 、圧力66Pa、基板温度300℃
の条件下で200nm膜厚で形成した。
【0022】オーミックコンタクト層であるpoly−
sin+ 層6を100nmの膜厚で形成した。poly
−sin+ 層の形成条件は、PH3 /SiH4 =200
0ppm、SiH4 /SiF4 =0.03、RFパワー
40mw/cm2 、基板温度300℃とした。
sin+ 層6を100nmの膜厚で形成した。poly
−sin+ 層の形成条件は、PH3 /SiH4 =200
0ppm、SiH4 /SiF4 =0.03、RFパワー
40mw/cm2 、基板温度300℃とした。
【0023】続いて、図1(c)に示すように、第1、
第2半導体層、poly−sin+層についてTFTと
して使用する部分7のみを島状に残した。
第2半導体層、poly−sin+層についてTFTと
して使用する部分7のみを島状に残した。
【0024】この工程の後に、必要なコンタクトホール
(不図示)を開けた。
(不図示)を開けた。
【0025】図2(d)のように、ソート・ドレイン電
極材となる。例えばAl、Cr、Ti等の金属8をスパ
ッタ法により堆積し、更に所定の配線形状にパターニン
グした。その後、画素電極となるITO等の透明電極を
スパッタ法で堆積し、画素電極9の形状にパターニング
した。
極材となる。例えばAl、Cr、Ti等の金属8をスパ
ッタ法により堆積し、更に所定の配線形状にパターニン
グした。その後、画素電極となるITO等の透明電極を
スパッタ法で堆積し、画素電極9の形状にパターニング
した。
【0026】次いで図2(e)のように、ソート・ドレ
イン電極材を所望のドレイン電極8(a)、ソース電極
8(b)の形状にパターニングし、さらにチャネル部の
不要なpoly−sin+ 層を除去した。この時n+ 層
のチャネル部の除去のマスクには、ドレイン電極8
(a)、ソース電極8(b)をパターニングした時のマ
スクであるレジストをそのまま用いて、マスクにしても
よいし、あるいはドレイン電極、ソース電極をパターニ
ングした後に、レジストを剥離し、ドレイン電極、ソー
ス電極をマスクにしてもかまわない。
イン電極材を所望のドレイン電極8(a)、ソース電極
8(b)の形状にパターニングし、さらにチャネル部の
不要なpoly−sin+ 層を除去した。この時n+ 層
のチャネル部の除去のマスクには、ドレイン電極8
(a)、ソース電極8(b)をパターニングした時のマ
スクであるレジストをそのまま用いて、マスクにしても
よいし、あるいはドレイン電極、ソース電極をパターニ
ングした後に、レジストを剥離し、ドレイン電極、ソー
ス電極をマスクにしてもかまわない。
【0027】その後、図2(f)のように、基板全体に
パッシベーション膜であるSiNx膜10をP−CVD
法により堆積した。
パッシベーション膜であるSiNx膜10をP−CVD
法により堆積した。
【0028】この時、TFTの作成温度は、全てガラス
基板の歪点より低くした。
基板の歪点より低くした。
【0029】図8に示したガラス基板の収縮率から、例
えば収縮率が200ppmでは、300mmの基板長で
は、60μmの収縮になる。
えば収縮率が200ppmでは、300mmの基板長で
は、60μmの収縮になる。
【0030】従って、パターンのずれ、ゆがみを考慮す
るとガラスの歪点より150℃以上低い温度でTFTの
作成の全工程が行われることが必要となる。
るとガラスの歪点より150℃以上低い温度でTFTの
作成の全工程が行われることが必要となる。
【0031】その後、対向するガラス基板を貼り合わ
せ、基板間に液晶を注入して液晶表示装置を完成した。
せ、基板間に液晶を注入して液晶表示装置を完成した。
【0032】図7に本発明の実施例でTFTを作成した
P−CVD装置の概略図を示す。
P−CVD装置の概略図を示す。
【0033】61は基板を挿入するロード室、62はゲ
ート絶縁膜をP−CVD法で作成する成膜室、63は第
1半導体層を形成する成膜室、64は第2半導体層を形
成する成膜室、65はn+ 層を形成する成膜室、66は
基板を取り出すアンロード室であり、61から66まで
は大気に触れることなく基板が搬送される。
ート絶縁膜をP−CVD法で作成する成膜室、63は第
1半導体層を形成する成膜室、64は第2半導体層を形
成する成膜室、65はn+ 層を形成する成膜室、66は
基板を取り出すアンロード室であり、61から66まで
は大気に触れることなく基板が搬送される。
【0034】各室には、排気系67が接続されており、
各室間にはゲートバルブ68があり、室間を区切ってい
る。
各室間にはゲートバルブ68があり、室間を区切ってい
る。
【0035】本実施例では、プロセスのスループットア
ップのため第1半導体層と第2半導体層の成膜室を分け
てある。
ップのため第1半導体層と第2半導体層の成膜室を分け
てある。
【0036】図3は、本発明を用いて作成した液晶表示
装置の1画素分の断面図である。
装置の1画素分の断面図である。
【0037】図3において、TFT7は背面に偏光板1
1を有するガラス基板1上に形成されている。
1を有するガラス基板1上に形成されている。
【0038】液晶表示装置は背面(外側)に偏光板18
を有し、液晶側にカラーフィルター15と、TFT及び
ドレイン、ゲートのバスライン上部のブラックマトリク
ス16を設け、更にその上にITO等の透明電極からな
る共通電極14を形成して、ガラス基板17と、TFT
を形成したガラス基板の間に液晶13を注入して形成し
た。
を有し、液晶側にカラーフィルター15と、TFT及び
ドレイン、ゲートのバスライン上部のブラックマトリク
ス16を設け、更にその上にITO等の透明電極からな
る共通電極14を形成して、ガラス基板17と、TFT
を形成したガラス基板の間に液晶13を注入して形成し
た。
【0039】ここで、12(a)、12(b)は、液晶
の電位を保持するために、液晶に並列に設けられた蓄積
容量を保持するための対向電極である。
の電位を保持するために、液晶に並列に設けられた蓄積
容量を保持するための対向電極である。
【0040】図6に逆スタガー型TFTのVg−Id特
性を示す。
性を示す。
【0041】51は実施例の製造方法により作成したT
FTのVg−Id特性で、52は半導体層を全てガス流
量比SiF4 :SiH4 =1:30で作成した全層po
ly−siからなるTFTのVg−Id特性である。5
3は、半導体層を全てSiH4 のみ(SiF4 なし)を
SiH4 /H2 =0.1に希釈して作成したa−siか
らなるTFTのVg−Id特性である。51は、on特
性がほとんど全層poly−siのTFTのon特性に
近く、off特性は、52と53の間であった。
FTのVg−Id特性で、52は半導体層を全てガス流
量比SiF4 :SiH4 =1:30で作成した全層po
ly−siからなるTFTのVg−Id特性である。5
3は、半導体層を全てSiH4 のみ(SiF4 なし)を
SiH4 /H2 =0.1に希釈して作成したa−siか
らなるTFTのVg−Id特性である。51は、on特
性がほとんど全層poly−siのTFTのon特性に
近く、off特性は、52と53の間であった。
【0042】本実施例の51の移動度は45cm2 /V
・Sであり全層poly−siで構成した52の移動度
50cm2 /V・Sとほぼ同じであり、全層a−siの
53の移動度0.5cm2 /V・Sに比べ大きく増加し
ている。
・Sであり全層poly−siで構成した52の移動度
50cm2 /V・Sとほぼ同じであり、全層a−siの
53の移動度0.5cm2 /V・Sに比べ大きく増加し
ている。
【0043】(実施例2)実施例1では、逆スタガー型
TFTの製造方法について説明したが、他の3つの構造
αTFT、即ち正スタガー型、下コプラナ型(電極が基
板側)、上コプラナ型(電極が基板とは反対側)につい
て製造した。これらのTFTについては、ゲート電極が
基板側にあるか、基板とは半導体層をはこんで反対側に
あるかにより、poly−siとa−siを堆積する順
序が変わるだけで、作用効果は実施例1と同様であっ
た。
TFTの製造方法について説明したが、他の3つの構造
αTFT、即ち正スタガー型、下コプラナ型(電極が基
板側)、上コプラナ型(電極が基板とは反対側)につい
て製造した。これらのTFTについては、ゲート電極が
基板側にあるか、基板とは半導体層をはこんで反対側に
あるかにより、poly−siとa−siを堆積する順
序が変わるだけで、作用効果は実施例1と同様であっ
た。
【0044】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタの製造方法によれば移動度が大きく、off抵
抗の大きいTFTを低温で提供することができる。
ンジスタの製造方法によれば移動度が大きく、off抵
抗の大きいTFTを低温で提供することができる。
【0045】また、ガラス基板上に周辺駆動回路をも形
成することができる。
成することができる。
【図1】本発明のTFTの製造工程の1例を示す模式
図。
図。
【図2】本発明のTFTの製造工程の1例を示す模式
図。
図。
【図3】本発明のTFTを用いた液晶表示装置を示す
図。
図。
【図4】ガス流量SiH4 /SiF4 比と得られた膜の
結晶性を示すグラフの図。
結晶性を示すグラフの図。
【図5】ガス流量SiH4 /SiF4 比と得られ膜のα
の関係を示すグラフの図。
の関係を示すグラフの図。
【図6】TFTのVg−Id特性を示すグラフの図。
【図7】P−CVD成膜装置の概略図。
【図8】ガラスの収縮を示すグラフの図。
1 ガラス基板 2 ゲート電極 3 ゲート絶縁膜 4 第1半導体層 5 第2半導体層 6 n+ 層
Claims (4)
- 【請求項1】 薄膜シリコンを半導体層として用いる薄
膜トランジスタの製造方法において、 基板上にシリコン半導体層を形成するに際し、前記半導
体層のうちゲート電極側の第1半導体層としてSiF4
とSiH4 とを含むガス雰囲気下でプラズマCVD法を
用いて結晶性シリコンを形成し、 前記半導体層のゲート電極とは反対側の第2半導体層と
して、前記第1半導体層を形成する際のガス雰囲気に比
べてSiH4 に対するSiF4 の割合を小さくしたガス
雰囲気下でプラズマCVD法により非晶質シリコンを形
成することを特徴とする薄膜トランジスタの製造方法。 - 【請求項2】 前記基板はガラスからなる請求項1に記
載の薄膜トランジスタの製造方法。 - 【請求項3】 前記薄膜トランジスタの製造方法の工程
は、ガラス基板の歪点より150℃以上低い温度で行わ
れる請求項2に記載の薄膜トランジスタの製造方法。 - 【請求項4】 前記第2の半導体層は、前記第1の半導
体層形成後に形成し、前記第2の半導体層の形成時の基
板温度は、前期第1の半導体層の形成時の基板温度以下
である請求項1記載の薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30804393A JP3352191B2 (ja) | 1993-12-08 | 1993-12-08 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30804393A JP3352191B2 (ja) | 1993-12-08 | 1993-12-08 | 薄膜トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07162003A true JPH07162003A (ja) | 1995-06-23 |
JP3352191B2 JP3352191B2 (ja) | 2002-12-03 |
Family
ID=17976199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30804393A Expired - Fee Related JP3352191B2 (ja) | 1993-12-08 | 1993-12-08 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3352191B2 (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8394685B2 (en) | 2010-12-06 | 2013-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Etching method and manufacturing method of thin film transistor |
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