JPH07162003A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07162003A JPH07162003A JP30804393A JP30804393A JPH07162003A JP H07162003 A JPH07162003 A JP H07162003A JP 30804393 A JP30804393 A JP 30804393A JP 30804393 A JP30804393 A JP 30804393A JP H07162003 A JPH07162003 A JP H07162003A
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Abstract
(57)【要約】
【目的】 移動度が大きく、ｏｆｆ抵抗の大きいＴＦＴ
の供給。 【構成】 シリコン半導体層を、ＳｉＨ4 とＳｉＦ4 の
流量比を変化させて形成するＴＦＴ製造方法。 【効果】 移動度が大きく、ｏｆｆ抵抗の大きいＴＦＴ
を供給できる。
の供給。 【構成】 シリコン半導体層を、ＳｉＨ4 とＳｉＦ4 の
流量比を変化させて形成するＴＦＴ製造方法。 【効果】 移動度が大きく、ｏｆｆ抵抗の大きいＴＦＴ
を供給できる。
Description
【０００１】本発明は、アクティブ方式液晶表示装置等
に適用される薄膜トランジスタの製造方法に関する。
に適用される薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来から、高精細な画像を得るための液
晶表示装置として非単結晶シリコン薄膜トランジスタ
（以後ＴＦＴと記す。）をスイッチング素子として用い
た、いわゆるアクティブ方式液晶表示装置が提案され、
既に実用化されている。
晶表示装置として非単結晶シリコン薄膜トランジスタ
（以後ＴＦＴと記す。）をスイッチング素子として用い
た、いわゆるアクティブ方式液晶表示装置が提案され、
既に実用化されている。
【０００３】液晶表示装置として、実用化されている非
単結晶ＴＦＴには、アモルファスシリコン（以後、ａ−
ｓｉと記す。）を半導体層に用いるａ−ｓｉＴＦＴと、
結晶性シリコン（以後ｐｏｌｙ−ｓｉと記す。）を半導
体層に用いるｐｏｌｙ−ｓｉＴＦＴの２種類がある。
単結晶ＴＦＴには、アモルファスシリコン（以後、ａ−
ｓｉと記す。）を半導体層に用いるａ−ｓｉＴＦＴと、
結晶性シリコン（以後ｐｏｌｙ−ｓｉと記す。）を半導
体層に用いるｐｏｌｙ−ｓｉＴＦＴの２種類がある。
【０００４】ＴＦＴの構成としては、コプラナ型とスタ
ガー型とが一般に良く知られているが、ａ−ｓｉＴＦＴ
の場合、スタガー型（逆スタガー型）が製造プロセス上
容易であるためほとんどは、（逆）スタガー型の構成で
ある。
ガー型とが一般に良く知られているが、ａ−ｓｉＴＦＴ
の場合、スタガー型（逆スタガー型）が製造プロセス上
容易であるためほとんどは、（逆）スタガー型の構成で
ある。
【０００５】一方、ｐｏｌｙ−ｓｉＴＦＴは、セルフア
ライン技術が使えることからコプラナ型の構成をとるこ
とが多い。
ライン技術が使えることからコプラナ型の構成をとるこ
とが多い。
【０００６】
【発明が解決しようとする課題】しかしながら、ａ−ｓ
ｉＴＦＴは低温プロセスで製造できるため安価なガラス
基板が使えるという利点があるものの、ＴＦＴのキャリ
アー移動度が小さく、周辺の駆動回路は別体で作って、
たとえば単結晶ＳｉのＩＣを用いなければならないとい
う不都合があった。
ｉＴＦＴは低温プロセスで製造できるため安価なガラス
基板が使えるという利点があるものの、ＴＦＴのキャリ
アー移動度が小さく、周辺の駆動回路は別体で作って、
たとえば単結晶ＳｉのＩＣを用いなければならないとい
う不都合があった。
【０００７】一方、ｐｏｌｙ−ｓｉＴＦＴは、キャリア
ー移動度が大きく、周辺の駆動回路も一体で形成できる
という利点があるものの、半導体層の成膜温度はガラス
基板の歪点（例えば一般によく使われているコーニング
社製７０５９ガラスは５９３℃）を越える温度が必要な
ことから、安価なガラス基板が使えず、高価な石英基板
を使わなければならずコストがかかるという不都合があ
った。図８に熱処理温度に対するガラスの収縮率のグラ
フを示す。７１はコーニング社製７０５９ガラス、７２
はＢＬＣガラスについてのものである。
ー移動度が大きく、周辺の駆動回路も一体で形成できる
という利点があるものの、半導体層の成膜温度はガラス
基板の歪点（例えば一般によく使われているコーニング
社製７０５９ガラスは５９３℃）を越える温度が必要な
ことから、安価なガラス基板が使えず、高価な石英基板
を使わなければならずコストがかかるという不都合があ
った。図８に熱処理温度に対するガラスの収縮率のグラ
フを示す。７１はコーニング社製７０５９ガラス、７２
はＢＬＣガラスについてのものである。
【０００８】
【課題を解決するための手段及び作用】本発明の薄膜ト
ランジスタの製造方法は、薄膜シリコンを半導体層とし
て用いる薄膜トランジスタの製造方法において、基板上
にシリコン半導体層を形成するに際し、前記半導体層の
うちゲート電極側の第１半導体層としてＳｉＦ4 とＳｉ
Ｈ4 とを含むガス雰囲気の下でプラズマＣＶＤ法を用い
て結晶性シリコンを形成し、前記半導体層のゲート電極
とは反対側の第２半導体層として、前記第１半導体層を
形成する際のガス雰囲気に比べてＳｉＨ4 に対するＳｉ
Ｆ4 の割合を小さくしたガス雰囲気下でプラズマＣＶＤ
法により非晶質シリコンを形成することを特徴とするも
のである。
ランジスタの製造方法は、薄膜シリコンを半導体層とし
て用いる薄膜トランジスタの製造方法において、基板上
にシリコン半導体層を形成するに際し、前記半導体層の
うちゲート電極側の第１半導体層としてＳｉＦ4 とＳｉ
Ｈ4 とを含むガス雰囲気の下でプラズマＣＶＤ法を用い
て結晶性シリコンを形成し、前記半導体層のゲート電極
とは反対側の第２半導体層として、前記第１半導体層を
形成する際のガス雰囲気に比べてＳｉＨ4 に対するＳｉ
Ｆ4 の割合を小さくしたガス雰囲気下でプラズマＣＶＤ
法により非晶質シリコンを形成することを特徴とするも
のである。
【０００９】本発明の薄膜トランジスタの製造方法によ
れば、キャリアーの移動度が大きく、ｏｆｆ抵抗の大き
い即ち、ｏｎ／ｏｆｆ比との大きいＴＦＴを低温で提供
することができる。
れば、キャリアーの移動度が大きく、ｏｆｆ抵抗の大き
い即ち、ｏｎ／ｏｆｆ比との大きいＴＦＴを低温で提供
することができる。
【００１０】更に、ガラス基板上に、周辺駆動回路をも
形成することができるという利点がある。
形成することができるという利点がある。
【００１１】ｐｏｌｙ−ｓｉは前述したように、抵抗率
が低くＴＦＴのｏｆｆ電源が大きいことから、このｏｆ
ｆ時のリーク電流を低減するために本発明では、ゲート
電極とは反対側の、チャネルを形成しない半導体層の領
域をａ−ｓｉで構成し、チャネルを形成するゲート側の
半導体層をｐｏｌｙ−ｓｉで構成する。
が低くＴＦＴのｏｆｆ電源が大きいことから、このｏｆ
ｆ時のリーク電流を低減するために本発明では、ゲート
電極とは反対側の、チャネルを形成しない半導体層の領
域をａ−ｓｉで構成し、チャネルを形成するゲート側の
半導体層をｐｏｌｙ−ｓｉで構成する。
【００１２】このような半導体層は、ゲート電極側の半
導体層をＳｉＦ4 とＳｉＨ4 を含むガス雰囲気のプラズ
マＣＶＤによりｐｏｌｙ−ｓｉを形成し、ゲート電極と
は反対側の層はＳｉＦ4 の量を減らしプラズマＣＶＤに
よりａ−ｓｉを形成することで実現できる。
導体層をＳｉＦ4 とＳｉＨ4 を含むガス雰囲気のプラズ
マＣＶＤによりｐｏｌｙ−ｓｉを形成し、ゲート電極と
は反対側の層はＳｉＦ4 の量を減らしプラズマＣＶＤに
よりａ−ｓｉを形成することで実現できる。
【００１３】図４に、ＳｉＨ4 とＳｉＦ4 の流量比Ｓｉ
Ｈ4 ／ＳｉＦ4 で成膜した際の流量比と、Ｓｉ膜の結晶
性を示すラマンスペクトルの５２０ｃｍ-1付近の半値幅
（Ｆ、Ｗ、Ｈ、Ｍ）と、の関係を示す。
Ｈ4 ／ＳｉＦ4 で成膜した際の流量比と、Ｓｉ膜の結晶
性を示すラマンスペクトルの５２０ｃｍ-1付近の半値幅
（Ｆ、Ｗ、Ｈ、Ｍ）と、の関係を示す。
【００１４】ＳｉＨ4 ／ＳｉＦ4 が９％以上ではアモル
ファス構造を示し、ＳｉＨ4 ／ＳｉＦ4 が９％未満でｐ
ｏｌｙ−ｓｉになることが示されている。ＳｉＨ4 ／Ｓ
ｉＦ4 ＝３％ではｐｏｌｙ−ｓｉの粒径は２００ｎｍで
あった。ＳｉＨ4 ／ＳｉＦ4＝０では、Ｓｉ膜は堆積し
なかった。
ファス構造を示し、ＳｉＨ4 ／ＳｉＦ4 が９％未満でｐ
ｏｌｙ−ｓｉになることが示されている。ＳｉＨ4 ／Ｓ
ｉＦ4 ＝３％ではｐｏｌｙ−ｓｉの粒径は２００ｎｍで
あった。ＳｉＨ4 ／ＳｉＦ4＝０では、Ｓｉ膜は堆積し
なかった。
【００１５】図５に、ＳｉＨ4 ／ＳｉＦ4 比と抵抗率α
の関係を示す。ＳｉＨ4 ／ＳｉＦ4が９％以上で抵抗率
が大きくなり、９％未満で抵抗率が下がるが、これはＳ
ｉ膜の結晶性と対応する。
の関係を示す。ＳｉＨ4 ／ＳｉＦ4が９％以上で抵抗率
が大きくなり、９％未満で抵抗率が下がるが、これはＳ
ｉ膜の結晶性と対応する。
【００１６】ＳｉＦ4 で希釈することで何故結晶化する
のかは、不明であるが、ＳｉＦ4 はエッチング性があ
り、エッチング作用と堆積作用が並行して進み、Ｓｉと
結合している水素や他の不純物元素をＳｉＦ4 のＦが引
き抜いているのではないかと考えられる。
のかは、不明であるが、ＳｉＦ4 はエッチング性があ
り、エッチング作用と堆積作用が並行して進み、Ｓｉと
結合している水素や他の不純物元素をＳｉＦ4 のＦが引
き抜いているのではないかと考えられる。
【００１７】
【実施例】（実施例１）図１は本発明の方法の１例を示
すプロセス図である。
すプロセス図である。
【００１８】ガラス基板１（コーニング社製７０５９ガ
ラス）上にＣｒ、Ａｌ、Ｔａ等の金属を用いてゲート電
極２を形成する。
ラス）上にＣｒ、Ａｌ、Ｔａ等の金属を用いてゲート電
極２を形成する。
【００１９】その後、図１（ｂ）のようにゲート電極が
形成されたガラス基板１上にプラズマＣＶＤ（以後Ｐ−
ＣＶＤと記す）法により窒化シリコン膜（以後ＳｉＮx
膜と記す）からなるゲート絶縁膜３を基板温度４００℃
で形成する。この時のＳｉＮx は、ガス流量比をＮＨ3
／ＳｉＨ4 ＝１０：１とし、Ｐ−ＣＶＤのＲ、Ｆ、パワ
ー密度２０ｍｗ／ｃｍ2 、成膜圧力２７Ｐａ…の条件下
で４００ｎｍの厚みに形成した。
形成されたガラス基板１上にプラズマＣＶＤ（以後Ｐ−
ＣＶＤと記す）法により窒化シリコン膜（以後ＳｉＮx
膜と記す）からなるゲート絶縁膜３を基板温度４００℃
で形成する。この時のＳｉＮx は、ガス流量比をＮＨ3
／ＳｉＨ4 ＝１０：１とし、Ｐ−ＣＶＤのＲ、Ｆ、パワ
ー密度２０ｍｗ／ｃｍ2 、成膜圧力２７Ｐａ…の条件下
で４００ｎｍの厚みに形成した。
【００２０】その後、ｐｏｌｙ−ｓｉからなる第１半導
体層４をガス流量比をＳｉＨ4 ：ＳｉＦ4 ＝１：３０と
し、Ｒ、Ｆ、パワー２０ｍｗ／ｃｍ2 、成膜圧力１３Ｐ
ａ、基板温度４００℃条件下で１００ｎｍの厚みで形成
した。
体層４をガス流量比をＳｉＨ4 ：ＳｉＦ4 ＝１：３０と
し、Ｒ、Ｆ、パワー２０ｍｗ／ｃｍ2 、成膜圧力１３Ｐ
ａ、基板温度４００℃条件下で１００ｎｍの厚みで形成
した。
【００２１】その後、真空を破ることなく、ａ−ｓｉか
らなる第２半導体層５を水素で希釈したＳｉＨ4 （流量
比ＳｉＨ4 ：Ｈ2 ＝１：１０）を用いて、Ｒ、Ｆ、パワ
ー１２ｍｗ／ｃｍ2 、圧力６６Ｐａ、基板温度３００℃
の条件下で２００ｎｍ膜厚で形成した。
らなる第２半導体層５を水素で希釈したＳｉＨ4 （流量
比ＳｉＨ4 ：Ｈ2 ＝１：１０）を用いて、Ｒ、Ｆ、パワ
ー１２ｍｗ／ｃｍ2 、圧力６６Ｐａ、基板温度３００℃
の条件下で２００ｎｍ膜厚で形成した。
【００２２】オーミックコンタクト層であるｐｏｌｙ−
ｓｉｎ+ 層６を１００ｎｍの膜厚で形成した。ｐｏｌｙ
−ｓｉｎ+ 層の形成条件は、ＰＨ3 ／ＳｉＨ4 ＝２００
０ｐｐｍ、ＳｉＨ4 ／ＳｉＦ4 ＝０．０３、ＲＦパワー
４０ｍｗ／ｃｍ2 、基板温度３００℃とした。
ｓｉｎ+ 層６を１００ｎｍの膜厚で形成した。ｐｏｌｙ
−ｓｉｎ+ 層の形成条件は、ＰＨ3 ／ＳｉＨ4 ＝２００
０ｐｐｍ、ＳｉＨ4 ／ＳｉＦ4 ＝０．０３、ＲＦパワー
４０ｍｗ／ｃｍ2 、基板温度３００℃とした。
【００２３】続いて、図１（ｃ）に示すように、第１、
第２半導体層、ｐｏｌｙ−ｓｉｎ+層についてＴＦＴと
して使用する部分７のみを島状に残した。
第２半導体層、ｐｏｌｙ−ｓｉｎ+層についてＴＦＴと
して使用する部分７のみを島状に残した。
【００２４】この工程の後に、必要なコンタクトホール
（不図示）を開けた。
（不図示）を開けた。
【００２５】図２（ｄ）のように、ソート・ドレイン電
極材となる。例えばＡｌ、Ｃｒ、Ｔｉ等の金属８をスパ
ッタ法により堆積し、更に所定の配線形状にパターニン
グした。その後、画素電極となるＩＴＯ等の透明電極を
スパッタ法で堆積し、画素電極９の形状にパターニング
した。
極材となる。例えばＡｌ、Ｃｒ、Ｔｉ等の金属８をスパ
ッタ法により堆積し、更に所定の配線形状にパターニン
グした。その後、画素電極となるＩＴＯ等の透明電極を
スパッタ法で堆積し、画素電極９の形状にパターニング
した。
【００２６】次いで図２（ｅ）のように、ソート・ドレ
イン電極材を所望のドレイン電極８（ａ）、ソース電極
８（ｂ）の形状にパターニングし、さらにチャネル部の
不要なｐｏｌｙ−ｓｉｎ+ 層を除去した。この時ｎ+ 層
のチャネル部の除去のマスクには、ドレイン電極８
（ａ）、ソース電極８（ｂ）をパターニングした時のマ
スクであるレジストをそのまま用いて、マスクにしても
よいし、あるいはドレイン電極、ソース電極をパターニ
ングした後に、レジストを剥離し、ドレイン電極、ソー
ス電極をマスクにしてもかまわない。
イン電極材を所望のドレイン電極８（ａ）、ソース電極
８（ｂ）の形状にパターニングし、さらにチャネル部の
不要なｐｏｌｙ−ｓｉｎ+ 層を除去した。この時ｎ+ 層
のチャネル部の除去のマスクには、ドレイン電極８
（ａ）、ソース電極８（ｂ）をパターニングした時のマ
スクであるレジストをそのまま用いて、マスクにしても
よいし、あるいはドレイン電極、ソース電極をパターニ
ングした後に、レジストを剥離し、ドレイン電極、ソー
ス電極をマスクにしてもかまわない。
【００２７】その後、図２（ｆ）のように、基板全体に
パッシベーション膜であるＳｉＮx膜１０をＰ−ＣＶＤ
法により堆積した。
パッシベーション膜であるＳｉＮx膜１０をＰ−ＣＶＤ
法により堆積した。
【００２８】この時、ＴＦＴの作成温度は、全てガラス
基板の歪点より低くした。
基板の歪点より低くした。
【００２９】図８に示したガラス基板の収縮率から、例
えば収縮率が２００ｐｐｍでは、３００ｍｍの基板長で
は、６０μｍの収縮になる。
えば収縮率が２００ｐｐｍでは、３００ｍｍの基板長で
は、６０μｍの収縮になる。
【００３０】従って、パターンのずれ、ゆがみを考慮す
るとガラスの歪点より１５０℃以上低い温度でＴＦＴの
作成の全工程が行われることが必要となる。
るとガラスの歪点より１５０℃以上低い温度でＴＦＴの
作成の全工程が行われることが必要となる。
【００３１】その後、対向するガラス基板を貼り合わ
せ、基板間に液晶を注入して液晶表示装置を完成した。
せ、基板間に液晶を注入して液晶表示装置を完成した。
【００３２】図７に本発明の実施例でＴＦＴを作成した
Ｐ−ＣＶＤ装置の概略図を示す。
Ｐ−ＣＶＤ装置の概略図を示す。
【００３３】６１は基板を挿入するロード室、６２はゲ
ート絶縁膜をＰ−ＣＶＤ法で作成する成膜室、６３は第
１半導体層を形成する成膜室、６４は第２半導体層を形
成する成膜室、６５はｎ+ 層を形成する成膜室、６６は
基板を取り出すアンロード室であり、６１から６６まで
は大気に触れることなく基板が搬送される。
ート絶縁膜をＰ−ＣＶＤ法で作成する成膜室、６３は第
１半導体層を形成する成膜室、６４は第２半導体層を形
成する成膜室、６５はｎ+ 層を形成する成膜室、６６は
基板を取り出すアンロード室であり、６１から６６まで
は大気に触れることなく基板が搬送される。
【００３４】各室には、排気系６７が接続されており、
各室間にはゲートバルブ６８があり、室間を区切ってい
る。
各室間にはゲートバルブ６８があり、室間を区切ってい
る。
【００３５】本実施例では、プロセスのスループットア
ップのため第１半導体層と第２半導体層の成膜室を分け
てある。
ップのため第１半導体層と第２半導体層の成膜室を分け
てある。
【００３６】図３は、本発明を用いて作成した液晶表示
装置の１画素分の断面図である。
装置の１画素分の断面図である。
【００３７】図３において、ＴＦＴ７は背面に偏光板１
１を有するガラス基板１上に形成されている。
１を有するガラス基板１上に形成されている。
【００３８】液晶表示装置は背面（外側）に偏光板１８
を有し、液晶側にカラーフィルター１５と、ＴＦＴ及び
ドレイン、ゲートのバスライン上部のブラックマトリク
ス１６を設け、更にその上にＩＴＯ等の透明電極からな
る共通電極１４を形成して、ガラス基板１７と、ＴＦＴ
を形成したガラス基板の間に液晶１３を注入して形成し
た。
を有し、液晶側にカラーフィルター１５と、ＴＦＴ及び
ドレイン、ゲートのバスライン上部のブラックマトリク
ス１６を設け、更にその上にＩＴＯ等の透明電極からな
る共通電極１４を形成して、ガラス基板１７と、ＴＦＴ
を形成したガラス基板の間に液晶１３を注入して形成し
た。
【００３９】ここで、１２（ａ）、１２（ｂ）は、液晶
の電位を保持するために、液晶に並列に設けられた蓄積
容量を保持するための対向電極である。
の電位を保持するために、液晶に並列に設けられた蓄積
容量を保持するための対向電極である。
【００４０】図６に逆スタガー型ＴＦＴのＶｇ−Ｉｄ特
性を示す。
性を示す。
【００４１】５１は実施例の製造方法により作成したＴ
ＦＴのＶｇ−Ｉｄ特性で、５２は半導体層を全てガス流
量比ＳｉＦ4 ：ＳｉＨ4 ＝１：３０で作成した全層ｐｏ
ｌｙ−ｓｉからなるＴＦＴのＶｇ−Ｉｄ特性である。５
３は、半導体層を全てＳｉＨ4 のみ（ＳｉＦ4 なし）を
ＳｉＨ4 ／Ｈ2 ＝０．１に希釈して作成したａ−ｓｉか
らなるＴＦＴのＶｇ−Ｉｄ特性である。５１は、ｏｎ特
性がほとんど全層ｐｏｌｙ−ｓｉのＴＦＴのｏｎ特性に
近く、ｏｆｆ特性は、５２と５３の間であった。
ＦＴのＶｇ−Ｉｄ特性で、５２は半導体層を全てガス流
量比ＳｉＦ4 ：ＳｉＨ4 ＝１：３０で作成した全層ｐｏ
ｌｙ−ｓｉからなるＴＦＴのＶｇ−Ｉｄ特性である。５
３は、半導体層を全てＳｉＨ4 のみ（ＳｉＦ4 なし）を
ＳｉＨ4 ／Ｈ2 ＝０．１に希釈して作成したａ−ｓｉか
らなるＴＦＴのＶｇ−Ｉｄ特性である。５１は、ｏｎ特
性がほとんど全層ｐｏｌｙ−ｓｉのＴＦＴのｏｎ特性に
近く、ｏｆｆ特性は、５２と５３の間であった。
【００４２】本実施例の５１の移動度は４５ｃｍ2 ／Ｖ
・Ｓであり全層ｐｏｌｙ−ｓｉで構成した５２の移動度
５０ｃｍ2 ／Ｖ・Ｓとほぼ同じであり、全層ａ−ｓｉの
５３の移動度０．５ｃｍ2 ／Ｖ・Ｓに比べ大きく増加し
ている。
・Ｓであり全層ｐｏｌｙ−ｓｉで構成した５２の移動度
５０ｃｍ2 ／Ｖ・Ｓとほぼ同じであり、全層ａ−ｓｉの
５３の移動度０．５ｃｍ2 ／Ｖ・Ｓに比べ大きく増加し
ている。
【００４３】（実施例２）実施例１では、逆スタガー型
ＴＦＴの製造方法について説明したが、他の３つの構造
αＴＦＴ、即ち正スタガー型、下コプラナ型（電極が基
板側）、上コプラナ型（電極が基板とは反対側）につい
て製造した。これらのＴＦＴについては、ゲート電極が
基板側にあるか、基板とは半導体層をはこんで反対側に
あるかにより、ｐｏｌｙ−ｓｉとａ−ｓｉを堆積する順
序が変わるだけで、作用効果は実施例１と同様であっ
た。
ＴＦＴの製造方法について説明したが、他の３つの構造
αＴＦＴ、即ち正スタガー型、下コプラナ型（電極が基
板側）、上コプラナ型（電極が基板とは反対側）につい
て製造した。これらのＴＦＴについては、ゲート電極が
基板側にあるか、基板とは半導体層をはこんで反対側に
あるかにより、ｐｏｌｙ−ｓｉとａ−ｓｉを堆積する順
序が変わるだけで、作用効果は実施例１と同様であっ
た。
【００４４】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタの製造方法によれば移動度が大きく、ｏｆｆ抵
抗の大きいＴＦＴを低温で提供することができる。
ンジスタの製造方法によれば移動度が大きく、ｏｆｆ抵
抗の大きいＴＦＴを低温で提供することができる。
【００４５】また、ガラス基板上に周辺駆動回路をも形
成することができる。
成することができる。
【図１】本発明のＴＦＴの製造工程の１例を示す模式
図。
図。
【図２】本発明のＴＦＴの製造工程の１例を示す模式
図。
図。
【図３】本発明のＴＦＴを用いた液晶表示装置を示す
図。
図。
【図４】ガス流量ＳｉＨ4 ／ＳｉＦ4 比と得られた膜の
結晶性を示すグラフの図。
結晶性を示すグラフの図。
【図５】ガス流量ＳｉＨ4 ／ＳｉＦ4 比と得られ膜のα
の関係を示すグラフの図。
の関係を示すグラフの図。
【図６】ＴＦＴのＶｇ−Ｉｄ特性を示すグラフの図。
【図７】Ｐ−ＣＶＤ成膜装置の概略図。
【図８】ガラスの収縮を示すグラフの図。
１ ガラス基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 第１半導体層 ５ 第２半導体層 ６ ｎ+ 層
Claims (4)
- 【請求項１】 薄膜シリコンを半導体層として用いる薄
膜トランジスタの製造方法において、 基板上にシリコン半導体層を形成するに際し、前記半導
体層のうちゲート電極側の第１半導体層としてＳｉＦ4
とＳｉＨ4 とを含むガス雰囲気下でプラズマＣＶＤ法を
用いて結晶性シリコンを形成し、 前記半導体層のゲート電極とは反対側の第２半導体層と
して、前記第１半導体層を形成する際のガス雰囲気に比
べてＳｉＨ4 に対するＳｉＦ4 の割合を小さくしたガス
雰囲気下でプラズマＣＶＤ法により非晶質シリコンを形
成することを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記基板はガラスからなる請求項１に記
載の薄膜トランジスタの製造方法。 - 【請求項３】 前記薄膜トランジスタの製造方法の工程
は、ガラス基板の歪点より１５０℃以上低い温度で行わ
れる請求項２に記載の薄膜トランジスタの製造方法。 - 【請求項４】 前記第２の半導体層は、前記第１の半導
体層形成後に形成し、前記第２の半導体層の形成時の基
板温度は、前期第１の半導体層の形成時の基板温度以下
である請求項１記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30804393A JP3352191B2 (ja) | 1993-12-08 | 1993-12-08 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30804393A JP3352191B2 (ja) | 1993-12-08 | 1993-12-08 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162003A true JPH07162003A (ja) | 1995-06-23 |
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