JPS58208845A - Overlap display system - Google Patents
Overlap display systemInfo
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- JPS58208845A JPS58208845A JP57092863A JP9286382A JPS58208845A JP S58208845 A JPS58208845 A JP S58208845A JP 57092863 A JP57092863 A JP 57092863A JP 9286382 A JP9286382 A JP 9286382A JP S58208845 A JPS58208845 A JP S58208845A
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- crtc
- crt
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- Controls And Circuits For Display Device (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は仕様の異なるＣＲＴコントローラを同期化して
重ね合せ表示を行う重ね合せ表示方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a superimposed display method for synchronizing CRT controllers with different specifications and superimposing display.
従来、ラスタスキャンタイプのＣＲＴディスプレイ装置
は１ｓのコントローラによ、９１種類の表示しか出来ず
、モニタを多＃接続出来ても同一内容しか表示できない
。Conventionally, a raster scan type CRT display device can display only 91 types of display using a 1s controller, and even if multiple monitors can be connected, only the same content can be displayed.
又、異なる表示内容の重ね合せは、複数の１ノフレツシ
ユメモリを用い、ビデオ信号を１合成する必要がある。Furthermore, in order to superimpose different display contents, it is necessary to use a plurality of one-frame refresh memories and to synthesize one video signal.
即ち１個のＣＲＴコントローラニ複数のりフレツンユメ
モリの接続を実現することにより、複数のリフレッシユ
メモＩＪをコントロールするか、あるいは同一仕様のＣ
ＲＴコントローラを複数使用し、それぞれの１ノフレ′
ンシュメモリをコントロールすることで重ね合せ表示を
実現していたものである。In other words, by connecting multiple memory memories to one CRT controller, it is possible to control multiple refresh memory IJs, or to connect multiple CRT controllers with the same specifications.
Use multiple RT controllers, each with 1 nofre'
The superimposed display was realized by controlling the flash memory.
例えば、キャラクタディスプレイ、グラフィックディス
プレイ装置においては、それぞれの用途にあった個有の
ＣＲＴコントローラにて制御され、これらを重ね合せ表
示するにあたフ、種々の方式が提案されているが、いず
れも一方の性能を犠牲にし、同一仕様のＣＲＴコントロ
ーラを用いてコントロールせざるを得す、融通性、拡張
性に乏しいものであった。For example, character displays and graphic display devices are controlled by CRT controllers specific to their respective uses, and various methods have been proposed for superimposing these displays, but none of them It was necessary to sacrifice performance on one side and use a CRT controller with the same specifications for control, resulting in poor flexibility and expandability.
本発明は上記事情に基づいてなされたものでアク、少食
のハードウェアの追加とファームウェアの拡張により、
仕様の異るＣＲＴコントローラを同期化し重ね合せ表示
を実現する重ね合せ表示方式を提供することを目的とす
る。The present invention was made based on the above circumstances, and by adding low-cost hardware and expanding the firmware,
The object of the present invention is to provide a superimposed display method that synchronizes CRT controllers with different specifications and realizes superimposed display.
本発明は、マスタとなるＣＲＴコントローラより出力さ
れる垂直同期信号を、遅延値が設定されるスイッチの内
容に基づき遅延させ、スレーブとなるＣＲＴコントロー
ラへ垂直同期信号として供給するハードウェアを設け、
且つファームウェアにより、両ＣＲＴコントローラに対
してパラメータを設定した後、マスクとなるＣＲＴコン
トローラをスタートさせ、同期回路を起動してスレーブ
となるＣＲＴコントローラに同期をかけ、マスクとなる
ＣＲＴコントロー ″うの第１フレームとスレーブ
となるＣＲＴコントローラの第１フレームが重なるまで
ＷＡＩＴ（待ち）させ、スレーブなＣＲＴコントローラ
をスタートさせる如くコントロールするものである。The present invention provides hardware that delays a vertical synchronization signal output from a master CRT controller based on the contents of a switch in which a delay value is set, and supplies the delayed vertical synchronization signal to a slave CRT controller as a vertical synchronization signal.
After setting the parameters for both CRT controllers using the firmware, the CRT controller that will serve as a mask is started, the synchronization circuit is started, the CRT controller that is a slave is synchronized, and the CRT controller that is a mask is set. The controller waits until one frame overlaps with the first frame of the slave CRT controller, and then controls the slave CRT controller to start.
このことにより、仕様の異なるＣＲＴコントローラを同
期させ、それぞれ別個に持つリフレッシュメモリに格納
された内容の重ね合せ表示を行うことができる。従来と
比較して融通性・拡張性が増す。This makes it possible to synchronize CRT controllers with different specifications and display the contents stored in their separate refresh memories in a superimposed manner. Flexibility and expandability are increased compared to conventional methods.
以下、図ｆｆ１ｆｆｔ使用して本発明゛に関し詳細に説
明を行う。Hereinafter, the present invention will be explained in detail using Figure ff1fft.
第１図は本発明が実現されるディスプレイ制御装置の内
部構成を示すブロック図である。図において、１１はマ
イクロプロセッサであって、後述するＣＲＴコントロー
ラ１２．１３に初期設定（画面構成）を行う他、第５図
にフローチャートとして示すファームウェア制御を行う
。FIG. 1 is a block diagram showing the internal configuration of a display control device in which the present invention is implemented. In the figure, a microprocessor 11 performs initial settings (screen configuration) for a CRT controller 12 and 13, which will be described later, as well as firmware control shown in the flowchart of FIG.
１２．１３は仕様の異るＣＲＴコントローラであって、
以降１２をマスタＣＲＴＣ，１３をスレーブＣＢＴＣと
略し説明を行う。マスクＣＲＴＣ１２はリフレッシュメ
モリ１４に格納さｎた表示データの、スレーブＣＲＴＣ
Ｚ Ｊは、リフレッシュメモリ１５に格納された表示デ
ータの表示制御をそれぞれ行う。具体的には上記マイク
ロプロセッサ１１によフ初期設定される表示画面構成に
基づきマスクタイミングの制御を行ない、リフレッシュ
メモリアドレス（ＨＭＡ）、スライスアドレス（ＳＡ）
、水平・垂直同期信号（）（ｓｙＮｃ、ＶｓｙＮｃ）
、 ａ示期間中テアルコトヲ示す信号（Ｖ’Ｈ−ＢＬＡ
ＮＫ ）等の信号を生成する。12.13 is a CRT controller with different specifications,
In the following description, 12 will be referred to as a master CRTC, and 13 will be referred to as a slave CBTC. The mask CRTC 12 is a slave CRTC of the display data stored in the refresh memory 14.
ZJ performs display control of display data stored in the refresh memory 15, respectively. Specifically, the mask timing is controlled based on the display screen configuration initially set by the microprocessor 11, and the refresh memory address (HMA) and slice address (SA) are controlled.
, horizontal/vertical synchronization signal () (syNc, VsyNc)
, During the a display period, the signal (V'H-BLA
NK), etc.
尚、本発明実施例ではリフレッシュメモリ１４にはキャ
ラクタコードイメージのデータが、リフレッシュメモリ
（プレーンメモリ１５）にはドツトパターンイメージの
グラフィックデータが格納されているものとする。In the embodiment of the present invention, it is assumed that character code image data is stored in the refresh memory 14, and graphic data of a dot pattern image is stored in the refresh memory (plain memory 15).
上記マスタＣＲＴＣＺ ２− スＬ／−ブＣＲＴＣ１３
は、クロック発生器を内蔵したタイミング制御回路１６
を介して接続される。１０は同期回路である。同期回路
１０はマスタｃＲＴｃ１２とスレーブＣＲ’ｒＣＪｊと
の同期をとるために設けられるもので、上記タイミング
制御回路１６より出力される基本タロツク（＄ ＤＯＴ
ＣＬＫ ）ならびｌこマスタＣＲＴＣＪｊより出力さ
れる垂直同期信号（ｙｉ、 ＶＳＹＮＣ） ｆ：入力と
して得、こ−こで生成さ几る信号は、スレーブＣＲＴＣ
Ｉ ３の外部垂直同期信号供給端子（ＥＸ、 ＶＳＹＮ
Ｃ）に接続される。Above master CRTCZ 2-slot L/-bu CRTC13
is a timing control circuit 16 with a built-in clock generator.
connected via. 10 is a synchronous circuit. The synchronization circuit 10 is provided to synchronize the master cRTc12 and the slave CR'rCJj, and the synchronization circuit 10 is provided to synchronize the master cRTc12 and the slave CR'rCJj.
CLK) and the vertical synchronization signal (yi, VSYNC) output from the master CRTCJj f: The signal obtained as an input and generated here is the slave CRTC
I3 external vertical synchronization signal supply terminal (EX, VSYN
C).
同期回路己の内部構成等詳細な構成は第２図番ごて述べ
る。The detailed internal structure of the synchronous circuit is described in Figure 2.
一方、１７は上記マイクロプロセッサ１１がリフレッシ
ュメモリ１４に格納されるデータをＲＥＡＤ／ＷＲＩＴ
Ｅする際に用いる双方向のパスドライバ、１８はマイク
ロプロセッサ１１よりＲＥＡＤ／ＷＲＩＴＥのためにリ
フレッシュメモリアドレスが設定されるアドレスレジス
タでア＆該アドレスレジスタ１８出力ならびに上記マス
クＣＲＴＣＩ！より出力されるリフレッシュメモリアド
レス（ＨＭＡ）はアドレスセレクタ１９に供給さｎる。On the other hand, reference numeral 17 indicates that the microprocessor 11 reads/writes the data stored in the refresh memory 14.
A bidirectional path driver 18 is used to set a refresh memory address for READ/WRITE from the microprocessor 11, and the address register 18 outputs and the mask CRTCI! A refresh memory address (HMA) outputted from the address selector 19 is supplied to the address selector 19.
アドレスセレクタＩ９は上記入力されたいずれか一方の
アドレス情報を選択しリフレッシュメモリ１４へ供給す
る。The address selector I9 selects one of the input address information and supplies it to the refresh memory 14.
２０は上記リフレッシュメモリ１４出力がラッチされる
レジスタであって、該レジスタ２０にラッチされたコー
ドデータはキャラクタジェネレータ２１に供給さｎる。Reference numeral 20 denotes a register in which the output of the refresh memory 14 is latched, and the code data latched in the register 20 is supplied to the character generator 21.
キャラクタジェネレータ２１には上記マスタＣＲＴＣ１
２より生成されるスライスアドレス（ＳＡ）が供給され
ており、ここでパターン変換された並列データはラッチ
２２へ一担保持され、ア）ＩＪ ｌｄ−ト制御回路２３
を経てブリンク（点滅）・リバース（反転）等の文字修
飾がなさ扛た後、シフトレジスタ２４ヘロードされる。The character generator 21 has the above master CRTC1.
The slice address (SA) generated from 2 is supplied, and the parallel data whose pattern has been converted here is held in the latch 22.
After the character modification such as blinking and reverse is removed, the data is loaded into the shift register 24.
っ
他方、２５はグラフィク表示のために用いられるシフト
レジスタであり、ドツトパターンイメージで格納された
リフレッシュメモリ１５出力の所定単位のドットデータ
が、ここにロードされる。ここで並直列変換された後、
上記ソフ出力ジスタ２４出カと共にオアゲート２６に供
給され、ビデオインターフェース２７を介してＣＲＴ表
示器２８へビディオ信号として供給される。On the other hand, 25 is a shift register used for graphic display, into which a predetermined unit of dot data stored as a dot pattern image and output from the refresh memory 15 is loaded. After being parallel-serialized here,
It is supplied to the OR gate 26 together with the output of the soft output register 24, and is supplied to the CRT display 28 via the video interface 27 as a video signal.
尚、２９はスレーブＣＲＴＣＪ ｓより ＩＪ ７ レ
ッ郊のために出力されるリフレッシュメモリアドレス（
ＨＭＡ、）をラッチするアドレスレジスタである。In addition, 29 is the refresh memory address (
This is an address register that latches the HMA, ).
第２図は第１図で示した同期回路工Ｊの実施例を示す回
路図である。FIG. 2 is a circuit diagram showing an embodiment of the synchronous circuit J shown in FIG.
図において、ｘｏｌはフリップフロップである。フリッ
プフロップ１０１のデータ入力端子にはマスタＣＲＴＣ
Ｊ２より垂直同期信号（Ｍ。In the figure, xol is a flip-flop. The master CRTC is connected to the data input terminal of the flip-flop 101.
Vertical synchronization signal (M.
ＶＳＹＮＣ）が供給されている。フリップフロップｘｏ
１のＱ出力はフリップフロップ１０２のデータ入力端子
に、１出力（Ｆ −ＶＳＹＮＣ）はナントゲート１０３
の一入力端子に接続される。上記フリップ７０ツブ１０
１，１０２のクロック端子にはタイミング制御回路１６
により生成される基本クロック（＄ ＤＯＴＣＬＫ ）
が共通に供給されている。上記フリップ７０ツブ１０１
、１０２はマスタＣＲＴＣＪ２から出力される垂直同
期信号（Ｍ、ＶＳＹＮＣ）の立下シにより微分波形を生
成し、信号Ｆ−Ｖ８ＹＮＣ２としてナントゲート１０３
の他方の入力端子に供給される。ナントゲートｌｏ３は
上記両入力の論理和条件をとって得られる出力（＄ＬＤ
）をカウンタ１０４のロード端子に供給する。VSYNC) is supplied. flip flop xo
The Q output of 1 is connected to the data input terminal of the flip-flop 102, and the output of 1 (F - VSYNC) is connected to the Nant gate 103.
connected to one input terminal of the Above flip 70 knob 10
A timing control circuit 16 is connected to the clock terminal 1,102.
Basic clock ($DOTCLK) generated by
are commonly supplied. Above flip 70 knob 101
, 102 generates a differential waveform according to the falling edge of the vertical synchronization signal (M, VSYNC) output from the master CRTCJ2, and outputs the differential waveform to the Nant gate 103 as the signal F-V8YNC2.
is supplied to the other input terminal of Nant gate lo3 has an output ($LD
) is supplied to the load terminal of the counter 104.
カウンタ１０４には、スイッチ１ ｏ ５ （Ｓ。The counter 104 has a switch 1 o 5 (S.
〜Ｓｔ）が接続さｎており、このスイッチノ０５の０Ｎ
１０ＦＦ状況に応じて計数値（遅延値）が設定される。~St) is connected, and this switch 05 is 0N.
A count value (delay value) is set depending on the 10FF situation.
核カウンタ１０４による計数出力（＄ ５ＴＣＬＫ ）
はフリップ７０ツブ１０６のクロック端子に供給さｎる
。フリップ７０ツブ１０６のデータ入力漏子にはマスタ
ＣＲＴＣＪ ２により垂直同期信号（Ｍ、ＶＳＹＮＣ）
が供給されており、ここでスレーブＣＲＴ１３へ供給す
る垂直同期信号（ＥＸ、 ＶＳＹＮＣ）が生成サレル。Count output by nuclear counter 104 ($5TCLK)
is supplied to the clock terminal of flip 70 block 106. A vertical synchronization signal (M, VSYNC) is applied to the data input filter of the flip 70 knob 106 by the master CRTCJ 2.
The vertical synchronizing signals (EX, VSYNC) to be supplied to the slave CRT 13 are generated here.
第３図は第２図に示した同期回路１０の動作タイミング
を示す図であり、図示した各信号は第２図のそれに該当
する。図中、ＤＥＬは遅延時間を示す。FIG. 3 is a diagram showing the operation timing of the synchronous circuit 10 shown in FIG. 2, and each signal shown corresponds to that in FIG. 2. In the figure, DEL indicates delay time.
第４図はＣＲＴコントローラの動作タイミング金示す図
であり、（＆）はマスタＣＲＴＣＪ ２１ ｆｂｌはス
レーブＣＲＴ０７ ｇのそれぞれの動作タイミングを示
す。図では、マスク（スレーブ）トモ、上から順に表示
期間中であることを示す信号Ｍ（８１Ｖ、 Ｂ ＬＡＮ
Ｋ 、垂直同期信号Ｍ（８１，ＶＳＹＮＣ，表示期間中
であることを示す信号Ｍ（ＳＩＨ，ＢＬＡＮＫ。FIG. 4 is a diagram showing the operation timing of the CRT controller, where (&) indicates the operation timing of the master CRTCJ 21fbl and the slave CRT07g. In the figure, from the top, the mask (slave) tomo, the signal M (81V, B LAN) indicating that the display period is in progress.
K, vertical synchronization signal M (81, VSYNC), signal M (SIH, BLANK) indicating that the display period is in progress.
水平同期信号Ｍ（８１，Ｈ８ＹＮＣを示す。尚、ここで
は、マスタＣＲＴＣ７２はｌ水平有効画面を１０４キヤ
ラクタ（１キャラクタ；８ドツト）、スレーブＣＲＴＣ
１３は５２キヤラクタ（ｌキャラクタ；１６ドツト）と
して画面構成が設定されているものとする。Horizontal synchronization signal M (81, H8YNC is shown. In this case, the master CRTC 72 has a horizontal effective screen of 104 characters (1 character; 8 dots), and the slave CRTC
13, the screen configuration is set as 52 characters (l character; 16 dots).
第５図は本発明にて使用されるマイクロプロセッサの動
作を示すファームウェアフローチャートである。FIG. 5 is a firmware flowchart showing the operation of the microprocessor used in the present invention.
第６図ａ、ｂはそれぞれ、マスタＣＲＴＣ７２とスレー
ブＣＲＴＣ１３のアドレスの更新につき示した動作概念
図である。図中、数字はライン以下、第１図〜第６図を
使用して本発明の動作につき詳細に説明する。FIGS. 6a and 6b are operational conceptual diagrams showing updating of addresses of the master CRTC 72 and slave CRTC 13, respectively. The operation of the present invention will be explained in detail using FIGS. 1 to 6, with numbers below the lines in the drawings.
まず、キャラクタディスプレイの表示原理から簡単に説
明する。マスクＣＲＴＣ１２はリフレッシュメモリ１４
から表示期間中にキャラクタコード全続出し、レジスタ
２０にセットする。First, the display principle of the character display will be briefly explained. Mask CRTC12 is refresh memory 14
During the display period, all character codes are continuously output and set in the register 20.
そしてキャラクタジェネレータ２．１１こ対し、スライ
スアドレス（ＳＡ）と共に与えることにより表示のため
のドツトパターンデータを得、それをラッチ２２にセッ
トする。次にアトリビュート制御回路２３でブリンク、
反転等の修飾制御を行ないこの内容をシフトレジスタ２
４にセラ）・する。Then, dot pattern data for display is obtained by giving it to the character generator 2.11 together with the slice address (SA), and it is set in the latch 22. Next, use the attribute control circuit 23 to blink,
Performs modification control such as inversion and transfers this content to shift register 2.
Sera to 4)・Do.
ここでパラレルデータからシリアルデータに変換し、そ
のデータに関し、オアゲート２６、ビディオインターフ
ェース２７を介してＣＲＴ表示器２８へ供給し、所望と
するキャラクタデータが表示される。Here, the parallel data is converted into serial data, and the data is supplied to the CRT display 28 via the OR gate 26 and the video interface 27, so that desired character data is displayed.
次にグラフィックディスプレイの表示原理につき説明す
る。まず、マイクロプロセッサ１１、スレーブＣＲＴＣ
Ｚ ｊのコントロールの下、表示時間中Ｇこリフレッシ
ュメモリ（ブレーンメモリＺ５）から表示データ（フル
ドツト）を読出し、シフトレジスタ２５にセットする。Next, the display principle of the graphic display will be explained. First, microprocessor 11, slave CRTC
Under the control of Zj, display data (full dots) is read out from the refresh memory (brain memory Z5) during the display time and set in the shift register 25.
ここでパラレルドツトからシリアルドツトに変換され、
オアゲート２６によりシフトレジスタ２４の出力と論理
和条件がとられ（合成）、ビディオインターフェース２
７を介してＣＲＴ表示器２８に所望のグラフィックデー
タが表示さｎる。以上により、オアゲート２６、ビデイ
オインターフェース２７を介して、キャラクタデータと
グラフィックデータを重ね合せ表示することができる。Here, parallel dots are converted to serial dots,
An OR gate 26 takes the output of the shift register 24 and a logical sum condition (synthesis), and the video interface 2
Desired graphic data is displayed on the CRT display 28 via 7. As described above, character data and graphic data can be displayed in a superimposed manner via the OR gate 26 and the video interface 27.
概略重ね合せ動作は上述の通９であるが、ここで注目す
べきことがある。それは、マスタＣＲＴＣＺ、？がキャ
ラクタディスプレイ専用に用いられ、１文字を構成する
横幅が８ドツトで構成されであるのに対し、スレーブＣ
ＲＴｃ１．？は横１６ドツトで動作することである。マ
スクＣＲＴＣＩ ２は第４図（ａｔに示したタイミング
で動作している。この様な動作をさせるため（ＨＦＰ；
１ｃ 、Ｈ３；１４ｃ）等のパラメータをマスクＣＲＴ
Ｃ１２にセットしている。そして、スレーブＣＲＴＣ１
３ではマスクＣＲＴＣＺ ２と同じ表示位置及び同じ同
波数で動作する様なパラメータをセットしなければなら
ない。The overlapping operation is generally as described in 9 above, but there is something worth noting here. Is that the master CRTCZ? is used exclusively for character display, and the width of one character consists of 8 dots, whereas slave C
RTc1. ? is to operate with 16 horizontal dots. The mask CRTCI 2 operates at the timing shown in Figure 4 (at).
Mask the parameters such as 1c, H3; 14c)
It is set to C12. And slave CRTC1
For mask CRTCZ 3, parameters must be set so that it operates at the same display position and same wave number as mask CRTCZ 2.
第４図において、０で示した値がそのパラメータの一実
施例である。In FIG. 4, the value indicated by 0 is an example of the parameter.
以下、第２図に示した同期回路１０を用いて詳細に説明
する。スレーブＣＲＴＣＩ ３はマスタＣＲＴＣＺ２よ
り出力されるＭ、ＶＳＹＮＣ信号の立下りで内部回路を
リセットしてから動作を開始するように構成される。A detailed explanation will be given below using the synchronous circuit 10 shown in FIG. The slave CRTCI 3 is configured to reset its internal circuitry at the falling edge of the M and VSYNC signals output from the master CRTCZ2 and then start its operation.
即ち、第３図に同期回路１０の動作タイミングを示す様
に、Ｍ、 ＶＳＹＮＣの立下りから＄ＬＤ信号を作り、
表示位置を合わせるため、スイッチ１０５で示す値の補
数だけ遅延させ、この遅延された信号をスレーブＣＲＴ
Ｃ１３の外部同期端子（ＥＸ、 ＶＳＹＮＣ）に送る様
にしている。That is, as shown in FIG. 3, which shows the operation timing of the synchronous circuit 10, the $LD signal is generated from the falling edge of M and VSYNC.
In order to adjust the display position, the signal is delayed by the complement of the value indicated by the switch 105, and this delayed signal is sent to the slave CRT.
I am trying to send it to the external synchronization terminal (EX, VSYNC) of C13.
第４図（ａｌで、ＶＦＰ；１．”／Ｓ；３．ＶＢＰ；２
５に対し、（ｂｌでＶＦＰ；２．ＶＳ；３．ＶＢＰ；２
４に設定しであるのは、マスタＣＲＴＣＪ ２よりスレ
ーブＣＲＴＣＪ ３が１ラインだけ早くリフレッシュメ
モリ１５をアクセスし、同期回路１０でＭ−ＶＳＹＮＣ
より１ライン分だけ遅らせて同期をかけているためであ
る。Figure 4 (al, VFP; 1.”/S; 3. VBP; 2
For 5, (VFP in bl; 2.VS; 3.VBP; 2
4, the slave CRTCJ 3 accesses the refresh memory 15 one line earlier than the master CRTCJ 2, and the synchronization circuit 10 accesses the M-VSYNC.
This is because the synchronization is delayed by one line.
第６図ａ、ｂにそれぞれマスクＣＲＴＣ１２、スレーブ
ＣＲＴＣ１３ｆインタレースモードで動作させたときの
アドレスの進み方が示さルでいる。図示した例１こよれ
ば□、第１フイールドと第２フイールドが逆になってい
る場合でも後述するファームウェアの内容とスイッチ１
０５の値を調整することにより、スレーブＣＲＴＣｚ
ｓの第１フレームと第２フレームを反転させ同一位置に
表示させることができる。FIGS. 6a and 6b show how the addresses advance when the mask CRTC 12 and slave CRTC 13f are operated in interlace mode, respectively. According to the illustrated example 1, even if the first field and the second field are reversed, the contents of the firmware and switch 1, which will be described later.
By adjusting the value of 05, the slave CRTCz
The first frame and second frame of s can be reversed and displayed at the same position.
最後に、？ ス４ＣＲＴＣＩ ２と’ＸＬ／−ブＣＲＴ
Ｃ１３をインタレースモードで使用するときの同期のと
り方について第５図に示したファームウェアフローチャ
ートを参照しながら説明を行う。lastly,? 4CRTCI 2 and 'XL/-B CRT
How to synchronize when using C13 in interlace mode will be explained with reference to the firmware flowchart shown in FIG.
まず、マスタＣＲＴＣＩ ２にパラメータをセットして
初期化を行う。次にスレーブＣＲＴＣＩ ３にパラメー
タをセットして初期化を行う。そしてマスタＣＲＴＣＺ
２を動作させ、第１フレームのＭ−ＶＳＹＮＣ信号テ
スレーブＣＲＴＣ１ｊに同期をかけ、同期がとれたこと
を検出してからスレーブＣＲＴ（ｊ ３をスタートさせ
る。First, parameters are set in the master CRTCI 2 to initialize it. Next, parameters are set in the slave CRTCI 3 and initialization is performed. and master CRTCZ
2, synchronizes with the M-VSYNC signal test slave CRTC1j of the first frame, and after detecting synchronization, starts the slave CRT (j3).
ここで、マスクＣＲＴＣ７２の第１フレームとスレーブ
ＣＲＴＣＪ ３の第１フレームが第６図（ａ）。Here, the first frame of the mask CRTC 72 and the first frame of the slave CRTCJ 3 are shown in FIG. 6(a).
（ｂｌに示す様に逆になっているので、マスクＣＲＴＣ
１２の第１フレームとスレーブｃｌＲ’ｒｃｚ３の第２
フレームが重なるまでＷＡ Ｉ Ｔ （待ち状態）させ
、その後、スレーブＣＲＴＣ１３ｔ−スタートさせる。(As shown in bl, it is reversed, so the mask CRTC
12 first frame and slave clR'rcz3 second frame
WAIT (waiting state) until the frames overlap, and then the slave CRTC 13t is started.
以上の如く、第１フレームと第２フレームが逆になって
いる［ｒｊＣＲＴコントローラをファームウェアとハー
ドウェアの協動により同期をとることができ、このこと
により同じ表示位置に表示することができる。As described above, the first frame and the second frame are reversed [rj CRT controller can be synchronized by cooperation of firmware and hardware, and thereby can be displayed at the same display position.
〔発明の効果］
以上説明の如く本発明によれば仕様の異なる２つのＣＲ
Ｔコントローラを同期させ重ね合せ表示を行うことがで
き、インタレースモードで第１フレームと第２フレーム
が逆になるようなＣＲＴコントローラの同期をとること
ができる。[Effect of the invention] As explained above, according to the present invention, two CRs with different specifications
It is possible to synchronize the T controller to perform superimposed display, and it is possible to synchronize the CRT controller such that the first frame and second frame are reversed in interlaced mode.
尚、このとき、一方の性能を犠牲にすることなく実現で
きるため種々のＣＲＴコントローラの組合せによる重ね
合せ表示が実現出来、融通性、拡張性に富んだディスプ
レイシステムを提供できる。At this time, since this can be realized without sacrificing the performance of one of the CRT controllers, overlapping display can be realized by combining various CRT controllers, and a display system with great flexibility and expandability can be provided.
第１図は不発明が実現される子イスプレイ制御装置の内
部構成を示すブロック図、第２図は第１図に３ける同期
回路の実症例を示す回路図、第３図は第２図に示した同
期回路の動作タイミングを示す回路図、第４図（ａｌ
ｏ （ｂｌはマスタＣＲＴＣスレーブＣＲＴＣのそれぞ
れの動作タイミングを示す図、第５図は本発明にて使用
されるマイクロプロセッサの動作を示すファームウェア
フローチャート、第６図（ａｔ 、 ｆｂｌはそれぞれ
マスクＣＲＴＣとスレーブＣＲＴＣのアドレス更新につ
き示した動作概念図である。
、１０−・・・同期回路、１１・・・マイクロプロセッ
サ、１２．１３・・・ＣＲＴコントローラ、１４．１５
・・・リフレッシュメモリ、Ｉ６・・・タイミング制御
回路、７０１．１０２，１０６・・・フリップフロップ
、１０３・・・ナントゲート、１０４・・・カウンタ、
１０５・・・スイッチ。Fig. 1 is a block diagram showing the internal configuration of the child display control device that realizes the invention, Fig. 2 is a circuit diagram showing an actual case of the synchronous circuit in Fig. 3, and Fig. 3 is the same as Fig. 2. A circuit diagram showing the operation timing of the synchronous circuit shown in FIG. 4 (al.
o (bl is a diagram showing the operation timing of the master CRTC and slave CRTC, FIG. 5 is a firmware flowchart showing the operation of the microprocessor used in the present invention, and FIG. 6 is a diagram showing the operation timing of the master CRTC and slave CRTC, respectively. It is a conceptual diagram of operation shown regarding address update of CRTC. , 10-... Synchronous circuit, 11... Microprocessor, 12.13... CRT controller, 14.15
... Refresh memory, I6... Timing control circuit, 701.102, 106... Flip-flop, 103... Nant gate, 104... Counter,
105...Switch.
Claims (1)
ＲＴコントローラを同期させることによシそれぞれで持
つリフレッシュメモリに格納された内容の重ね合せ表示
を行うディスプレイ制御装置であって、マスクとなるＣ
ＲＴコントローラより出力される垂直同期信号を遅延値
が設定されるスイッチの内容に基すき遅延させ、スレー
ブとなるＣＲＴコントローラへ垂直同期信号として供給
する同期回路を持ち、上記ブロセツテは両ＣＲＴコント
ローラｌこ対しパラメータを設定して初期化を行い、マ
スクとなるＣＲＴコントローラをスタートさせることで
上記同期回路に基ずき、スレーブとなるＣＲＴコントロ
ーラに同期をかけ、マスクとなるＣＲＴコントローラの
第１フレームとスレーブとなるＣＲＴコントローラの第
１フレームが重なるまでＷＡＩＴ（待ち）させ、スレー
ブとなるＣＲＴコントローラをスタートさせることを特
徴とする重ね合せ表示方式〇C is controlled by the processor and has different specifications.
A display control device that displays the contents stored in each refresh memory by synchronizing the RT controllers.
It has a synchronization circuit that delays the vertical synchronization signal output from the RT controller based on the contents of the switch in which the delay value is set, and supplies it as a vertical synchronization signal to the slave CRT controller. On the other hand, by setting parameters and initializing, and starting the CRT controller that will serve as a mask, the CRT controller that will serve as a slave will be synchronized based on the above synchronization circuit, and the first frame of the CRT controller that will serve as a mask will be synchronized with the slave CRT controller. A superimposed display method characterized by waiting until the first frame of the slave CRT controller overlaps, and then starting the slave CRT controller.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092863A JPS58208845A (en) | 1982-05-31 | 1982-05-31 | Overlap display system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092863A JPS58208845A (en) | 1982-05-31 | 1982-05-31 | Overlap display system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58208845A true JPS58208845A (en) | 1983-12-05 |
| JPH0373897B2 JPH0373897B2 (en) | 1991-11-25 |
Family
ID=14066260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092863A Granted JPS58208845A (en) | 1982-05-31 | 1982-05-31 | Overlap display system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58208845A (en) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373897B2 (en) | 1991-11-25 |
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