JPH0784860A - 情報処理システム - Google Patents
情報処理システムInfo
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- JPH0784860A JPH0784860A JP6185655A JP18565594A JPH0784860A JP H0784860 A JPH0784860 A JP H0784860A JP 6185655 A JP6185655 A JP 6185655A JP 18565594 A JP18565594 A JP 18565594A JP H0784860 A JPH0784860 A JP H0784860A
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- JP
- Japan
- Prior art keywords
- data
- operation mode
- memory element
- bus
- processing device
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Abstract
(57)【要約】 （修正有）
【目的】メモリ素子に対して高速で所望の動作モードで
アクセスする。 【構成】データ処理装置６からバスを介して転送される
データＤj をメモリ素子２に対して入力するデータ入力
端子、データ処理装置６からバスを介して送信される動
作モード選択信号Ａ4〜Ａ1及びメモリ素子２へのアドレ
ス信号Ａ23〜Ａ1を入力するアドレス入力端子、データ
入力端子に入力されたデータＤj をメモリ素子２へ転送
する期間と異なる期間においてアドレス入力端子から入
力された動作モード選択信号を格納して動作モードを設
定する動作モード選択信号格納手段３、および動作モー
ド選択信号格納手段３に格納された動作モード選択信号
に基づいてデータ入力端子に入力されたデータについて
のメモリ素子へ転送する動作モードを選択して実行する
動作モード選択手段１を備える。
アクセスする。 【構成】データ処理装置６からバスを介して転送される
データＤj をメモリ素子２に対して入力するデータ入力
端子、データ処理装置６からバスを介して送信される動
作モード選択信号Ａ4〜Ａ1及びメモリ素子２へのアドレ
ス信号Ａ23〜Ａ1を入力するアドレス入力端子、データ
入力端子に入力されたデータＤj をメモリ素子２へ転送
する期間と異なる期間においてアドレス入力端子から入
力された動作モード選択信号を格納して動作モードを設
定する動作モード選択信号格納手段３、および動作モー
ド選択信号格納手段３に格納された動作モード選択信号
に基づいてデータ入力端子に入力されたデータについて
のメモリ素子へ転送する動作モードを選択して実行する
動作モード選択手段１を備える。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、記憶回路内に設けられ
たメモリ素子に対してデータ処理装置からデータをバス
を介して高速で所望の動作モードでアクセスできるよう
にした情報処理システムに関する。 【０００２】 【従来の技術】近年、半導体技術の進歩により、メモリ
の高速化や大容量化が行なわれている。大容量化を実現
する手法としてはダイナミックＲＡＭがよく用いられて
いるが、アドレス信号を時分割で与えるため、アクセス
時間が多くかかり、高速化が困難となっていた。この課
題を解決するため、ニブルモ−ドアクセスが考案されて
いる。ニブルモ−ドは、１回のアドレス指定で４回のデ
−タアクセスを行なう方法で、アドレス指定時間の減少
で高速化が図るものである。この方法を用いた例として
は、特開昭５９−７５４９０号公報（「半導体記憶装
置」）が挙げられる。 【０００３】 【発明が解決しようとする課題】上述したニブルモ−ド
アクセスの設定は、ダイナミックＲＡＭの高速アクセス
を実現する上では有効であるが、図２に示すグラフィッ
クディスプレイ装置のフレ−ムバッファのラスタ演算機
能をメモリ内部に取り込む等の用途には必ずしも有効で
はない。すなわち、ニブルアクセスモ−ドの設定は、現
在のアクセスサイクル（１回のアドレス指定で４回のデ
−タアクセス）にのみ有効である。それに対し、ラスタ
演算では、演算指定を１回行なうとしばらく同じ演算モ
−ドで動作することで指定のオ−バ−ヘッドを少なくし
ており、設定したモ−ドがその後のアクセスサイクルで
も有効になっている必要がある。従って、メモリに演算
器を内蔵し、外部から演算モ−ド等の指定を行なう方法
としては、このニブルモ−ドの設定方法には課題があ
る。 【０００４】本発明の目的は、この課題を解決するため
に、記憶回路内に設けられたメモリ素子に対してデータ
処理装置からデータをバスを介して高速で所望の動作モ
ードでアクセスできるようにした情報処理システムを提
供することにある。 【０００５】 【課題を解決するための手段】本発明は、上記目的を達
成するために、データ処理装置を設け、該データ処理装
置に接続されたバスを設け、メモリ素子、前記データ処
理装置から前記バスを介して転送されるデータを前記メ
モリ素子に対して入力するデータ入力端子、前記データ
処理装置から前記バスを介して送信される動作モード選
択信号と前記メモリ素子へのアドレス信号とを入力する
アドレス入力端子、前記データ入力端子に入力されたデ
ータを前記メモリ素子へ転送する期間と異なる期間にお
いて前記アドレス入力端子から入力された動作モード選
択信号を格納して動作モードを設定する動作モード選択
信号格納手段、および該動作モード選択信号格納手段に
格納された動作モード選択信号に基づいて前記データ入
力端子に入力されたデータについてのメモリ素子へ転送
する動作モードを選択して実行する動作モード選択手段
を備えた記憶回路を設けたことを情報処理システムであ
る。 【０００６】 【作用】上記構成により、記憶回路内に設けられたメモ
リ素子に対する動作モードの事前設定をデータ処理装置
からバスを介してアドレス端子を用いて行なうことがで
き、その結果メモリ素子に対してデータ処理装置からデ
ータをバスを介して高速で多種類の動作モードでアクセ
スすることができる。 【０００７】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。 【０００８】まず、本発明の概念を説明する。 【０００９】図２で示すフレームバッファ用メモリの周
辺回路を減らすためには、メモリ、演算器、演算機能指
定レジスタ、書き込みマクス回路を一体化したＩＣ（Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を作ることが考
えられる。現状のグラフィックディスプレイでは、演算
機能として要求されるものは論理演算が主体であるた
め、演算器は演算データのビット単位に分割することが
可能である。算術演算を使う場合も桁上げ信号を扱う回
路を付加することで、原則的にはビット単位の分割は可
能である。書き込みマスク回路４はビット単位の書き込
み制御を行う回路であるから、ビット単位に分割できる
ことは明らかである。しかしながら演算機能指定レジス
タ３は、演算器１の演算機能の数で決まるビット長であ
り、演算データのビット長（ここでは１６）とは無関係
であるため、演算データのビット単位に分割することは
できない。したがって演算機能指定レジスタ３は、分割
した単位毎に持つ必要がある。このように、分割した単
位毎に同一の機能のものを持つことは無駄であるがＩＣ
の集積度は年毎に高くなり、一体化した場合のメモリ素
子の数に対する周辺回路として使われる素子の数の比率
は１％にもならないわずかのものであるため問題とはな
らない。一体化をした場合に、演算機能指定レジスタ３
を分割単位毎に持つことは、以上に示したようにそれほ
ど問題ではないが、図２に示したフレームバッファをデ
ータのビット単位に分割することには問題がある。図２
のフレームバッファを使うためには、実際のメモリアク
セスを行う前に、演算機能指定レジスタ３に演算機能デ
ータを書き込みマスク回路４に書き込みマスクデータを
設定する必要がある。図２のフレームバッファでは、ど
ちらのデータもデータ処理装置からのデータ信号Ｄ15〜
Ｄ0を入力信号としているため、ビット単位に分割する
と１ビットの信号となってしまうので、書き込みマスク
回路４では問題がないが、演算機能指定レジスタ３では
２種類の演算しか指定できなくなってしまう。このよう
に、メモリのビット構成の違いで演算機能の数が変わる
ことは問題である。本発明は、演算機能指定をデータバ
スで行うため、データのビット分割に依存することにな
り発生しているのに着目し、データバスと違いビット分
割に依存しないアドレス信号を用いて指定するものであ
る。 【００１０】次に、本発明の一実施例を説明する。 【００１１】図１は、実施例のフレームバッファ用メモ
リ回路の構成である。１は演算器、２はメモリ素子、３
は演算機能指定レジスタ（動作モード選択信号格納手
段）、４は書き込みマスク回路、Ｄｊはグラフィック描
画用データ処理装置のデータ信号１６ビットの中の１ビ
ット信号、Ａ23〜Ａ1はデータ処理装置のアドレス信
号、ＷＥはデータ処理装置のライト制御信号、ＦＳは演
算機能指定レジスタ３及び書き込みマスク回路４に対す
るデータセット制御信号、ＤＯｊはメモリ素子２の読み
出しデータ、ＤＩｊは演算器１の演算結果データ、Ｗｊ
はメモリ素子２に対する書き込み制御信号である。 【００１２】図３は書き込みマスク回路の構成である。
４１は書き込みマスクデータ格納レジスタ、４２はライ
ト制御信号ＷＥを抑止するためのゲートである。 【００１３】図４は図１のメモリ回路によるフレームバ
ッファの構成例である。図４では接続関係を明確にする
ため、４ビットの構成を示してある。 【００１４】図５はグラフィックディスプレイシステム
に実施例のメモリ回路を適用した例である。６はデータ
処理装置、７はセット信号ＦＳを発生するデコード回路
である。 【００１５】以下、実施例のメモリ回路の動作を説明す
る。 【００１６】実施例では、メモリ回路５は８０００００
Ｈ〜８ＦＦＦＦＦＨ番地に割当てられている。ここでＨ
は１６進数であることを示しバイトを単位とする番地で
ある。デコード回路７は９０００００Ｈ〜９０００１Ｆ
Ｈ番地でセット信号ＦＳを出力する。演算器１の演算機
能（動作モード）は図６に示す１６種である。データ処
理装置６が例えば９０００１４Ｈ番地にＦＯＦＦＨを書
き込むと、デコード回路７はセット信号ＦＳを出力し、
演算機能指定レジスタ３に演算機能（動作モード）選択
信号であるアドレス信号Ａ4〜Ａ1すなわち１０１０（Ｂ
はビットデータ）をセットする。この結果、演算器（動
作モード選択手段）１は演算機能指定レジスタ３にセッ
トされたアドレス信号Ａ4〜Ａ1すなわち１０１０に基づ
いて図６の演算機能表に示すように、論理和を演算機能
として選択する。また書き込みマスク回路４では、書き
込みマスクデータ格納レジスタ４１にデータ処理装置６
からのデータ０Ｆ０ＦＦの１６ビットのデータの中の１
ビットをセットする。セットされる１ビットは、メモリ
素子のビット位置と同一の位置である。この結果、書き
込みマスクデータとしてＦ０ＦＦＨがセットされたこと
になる。 【００１７】次にデータ処理装置６が８０００００Ｈ番
地にＦ３ＦＦＨを書く場合について説明する。８０００
００Ｈ番地には、０５１２Ｈが格納してあるとする。デ
ータ処理装置６のメモリアクセスタイミングを図７に示
す。データ処理装置６のメモリ回路５に対するライトア
クセスは、図７に示すようにリード・モディファイ・ラ
イト動作となる。リード・モディファイ・ライトのリー
ドのタイミングでＤＯバスには０５１２Ｈが読み出さ
れ、ＤバスにはＦ３ＦＦＨが入力されている。次のモデ
ィファイのタイミングで、演算器１はＤバスとＤＯバス
のデータを演算し、ＤＩバスに演算結果を出力する。こ
の場合はＤバスの値がＦ３ＦＦＨであり、ＤＯバスが０
５１２Ｈであるため、ＤＩバスのデータはＦ７ＦＦＨと
なる。これは、前述した動作で演算器１は論理和を演算
機能として選択しているためである。最後にリード・モ
ディファイ・ライトのライトのタイミングでＤＩバスの
データＦ７ＦＦＨをライトするが前述のセット動作で、
書き込みマスクデータはＦ０ＦＦＨがセットされてお
り、図３に示すようにマスクデータが０のビットはゲー
ト４２がＯＮとなり、１のビットはゲート４２がＯＦＦ
となるため、Ｄ11〜Ｄ8の４ビットのみが実際のライト
動作を実行し、残りの１２ビットではライト動作は起こ
らない。この結果、８０００００Ｈ番地のデータは０７
１２Ｈになる。 【００１８】以上述べたように、本実施例ではアドレス
信号の一部を制御信号として用いるため、データの分割
方法によらず演算機能の指定が可能なリード・モディフ
ァイ・ライトを行うメモリ回路が実現することができ
る。実施例のメモリ回路で通常のメモリＩＣと異なるの
は、演算機能及び書き込みマクスデータをセットするた
めのセット信号ＦＳのみであり、ＩＣのピンは１ピン増
加するだけなので、この相異は図１の回路のままＩＣ化
する上で問題にならない。例えば、６４Ｋ×１ビット構
成の Ｄｙｎａｍｉｃ ＲＡＭでは１ピンは使用してい
ないものもあるため、この空ピンにＦＳを使うことが可
能である。 【００１９】また、このセット信号を通常のメモリアク
セスと異なるタイミングシーケンスで実現してもよいこ
とは明らかである。例えば図８に示すような、 Ｄｙｎ
ａｍｉｃ ＲＡＭの通常シーケンスではでてこない。Ｒ
ＡＳ信号の立下がりとＷＥ信号でセット信号を作ること
が可能である。 【００２０】なお、本実施例ではデータ幅を１６ビット
とし、分割の単位を１ビットとしたが、どちらの値も本
実施例で説明した値以外の値でもよいことは明らかであ
る。 【００２１】また実施例では、演算機能の指定と書き込
みマスクの指定を同時に行っているが、別々に指定する
ようにしてもよいことも明らかである。 【００２２】さらに、演算器の機能指定のデータ幅も４
ビット以外でも良いことも明らかである。 【００２３】また、シフトレジスタを内蔵して、シリア
ル出力を持つ構成のメモリに対して、本実施例を適用し
てもよいことも明らかである。 【００２４】 【発明の効果】本発明によれば、記憶回路内に設けられ
たメモリ素子に対する動作モードの事前設定をデータ処
理装置からバスを介してアドレス端子を用いて行なうこ
とができ、その結果メモリ素子に対してデータ処理装置
からデータをバスを介して高速で多種類の動作モードで
アクセスすることができる効果を奏する。また、本発明
によれば、従来のメモリと同一の信号ピン配置でデータ
処理装置からバスを介してのデータのアクセスを実現で
きるので、互換性が維持された情報処理システムを実現
することができる。
たメモリ素子に対してデータ処理装置からデータをバス
を介して高速で所望の動作モードでアクセスできるよう
にした情報処理システムに関する。 【０００２】 【従来の技術】近年、半導体技術の進歩により、メモリ
の高速化や大容量化が行なわれている。大容量化を実現
する手法としてはダイナミックＲＡＭがよく用いられて
いるが、アドレス信号を時分割で与えるため、アクセス
時間が多くかかり、高速化が困難となっていた。この課
題を解決するため、ニブルモ−ドアクセスが考案されて
いる。ニブルモ−ドは、１回のアドレス指定で４回のデ
−タアクセスを行なう方法で、アドレス指定時間の減少
で高速化が図るものである。この方法を用いた例として
は、特開昭５９−７５４９０号公報（「半導体記憶装
置」）が挙げられる。 【０００３】 【発明が解決しようとする課題】上述したニブルモ−ド
アクセスの設定は、ダイナミックＲＡＭの高速アクセス
を実現する上では有効であるが、図２に示すグラフィッ
クディスプレイ装置のフレ−ムバッファのラスタ演算機
能をメモリ内部に取り込む等の用途には必ずしも有効で
はない。すなわち、ニブルアクセスモ−ドの設定は、現
在のアクセスサイクル（１回のアドレス指定で４回のデ
−タアクセス）にのみ有効である。それに対し、ラスタ
演算では、演算指定を１回行なうとしばらく同じ演算モ
−ドで動作することで指定のオ−バ−ヘッドを少なくし
ており、設定したモ−ドがその後のアクセスサイクルで
も有効になっている必要がある。従って、メモリに演算
器を内蔵し、外部から演算モ−ド等の指定を行なう方法
としては、このニブルモ−ドの設定方法には課題があ
る。 【０００４】本発明の目的は、この課題を解決するため
に、記憶回路内に設けられたメモリ素子に対してデータ
処理装置からデータをバスを介して高速で所望の動作モ
ードでアクセスできるようにした情報処理システムを提
供することにある。 【０００５】 【課題を解決するための手段】本発明は、上記目的を達
成するために、データ処理装置を設け、該データ処理装
置に接続されたバスを設け、メモリ素子、前記データ処
理装置から前記バスを介して転送されるデータを前記メ
モリ素子に対して入力するデータ入力端子、前記データ
処理装置から前記バスを介して送信される動作モード選
択信号と前記メモリ素子へのアドレス信号とを入力する
アドレス入力端子、前記データ入力端子に入力されたデ
ータを前記メモリ素子へ転送する期間と異なる期間にお
いて前記アドレス入力端子から入力された動作モード選
択信号を格納して動作モードを設定する動作モード選択
信号格納手段、および該動作モード選択信号格納手段に
格納された動作モード選択信号に基づいて前記データ入
力端子に入力されたデータについてのメモリ素子へ転送
する動作モードを選択して実行する動作モード選択手段
を備えた記憶回路を設けたことを情報処理システムであ
る。 【０００６】 【作用】上記構成により、記憶回路内に設けられたメモ
リ素子に対する動作モードの事前設定をデータ処理装置
からバスを介してアドレス端子を用いて行なうことがで
き、その結果メモリ素子に対してデータ処理装置からデ
ータをバスを介して高速で多種類の動作モードでアクセ
スすることができる。 【０００７】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。 【０００８】まず、本発明の概念を説明する。 【０００９】図２で示すフレームバッファ用メモリの周
辺回路を減らすためには、メモリ、演算器、演算機能指
定レジスタ、書き込みマクス回路を一体化したＩＣ（Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を作ることが考
えられる。現状のグラフィックディスプレイでは、演算
機能として要求されるものは論理演算が主体であるた
め、演算器は演算データのビット単位に分割することが
可能である。算術演算を使う場合も桁上げ信号を扱う回
路を付加することで、原則的にはビット単位の分割は可
能である。書き込みマスク回路４はビット単位の書き込
み制御を行う回路であるから、ビット単位に分割できる
ことは明らかである。しかしながら演算機能指定レジス
タ３は、演算器１の演算機能の数で決まるビット長であ
り、演算データのビット長（ここでは１６）とは無関係
であるため、演算データのビット単位に分割することは
できない。したがって演算機能指定レジスタ３は、分割
した単位毎に持つ必要がある。このように、分割した単
位毎に同一の機能のものを持つことは無駄であるがＩＣ
の集積度は年毎に高くなり、一体化した場合のメモリ素
子の数に対する周辺回路として使われる素子の数の比率
は１％にもならないわずかのものであるため問題とはな
らない。一体化をした場合に、演算機能指定レジスタ３
を分割単位毎に持つことは、以上に示したようにそれほ
ど問題ではないが、図２に示したフレームバッファをデ
ータのビット単位に分割することには問題がある。図２
のフレームバッファを使うためには、実際のメモリアク
セスを行う前に、演算機能指定レジスタ３に演算機能デ
ータを書き込みマスク回路４に書き込みマスクデータを
設定する必要がある。図２のフレームバッファでは、ど
ちらのデータもデータ処理装置からのデータ信号Ｄ15〜
Ｄ0を入力信号としているため、ビット単位に分割する
と１ビットの信号となってしまうので、書き込みマスク
回路４では問題がないが、演算機能指定レジスタ３では
２種類の演算しか指定できなくなってしまう。このよう
に、メモリのビット構成の違いで演算機能の数が変わる
ことは問題である。本発明は、演算機能指定をデータバ
スで行うため、データのビット分割に依存することにな
り発生しているのに着目し、データバスと違いビット分
割に依存しないアドレス信号を用いて指定するものであ
る。 【００１０】次に、本発明の一実施例を説明する。 【００１１】図１は、実施例のフレームバッファ用メモ
リ回路の構成である。１は演算器、２はメモリ素子、３
は演算機能指定レジスタ（動作モード選択信号格納手
段）、４は書き込みマスク回路、Ｄｊはグラフィック描
画用データ処理装置のデータ信号１６ビットの中の１ビ
ット信号、Ａ23〜Ａ1はデータ処理装置のアドレス信
号、ＷＥはデータ処理装置のライト制御信号、ＦＳは演
算機能指定レジスタ３及び書き込みマスク回路４に対す
るデータセット制御信号、ＤＯｊはメモリ素子２の読み
出しデータ、ＤＩｊは演算器１の演算結果データ、Ｗｊ
はメモリ素子２に対する書き込み制御信号である。 【００１２】図３は書き込みマスク回路の構成である。
４１は書き込みマスクデータ格納レジスタ、４２はライ
ト制御信号ＷＥを抑止するためのゲートである。 【００１３】図４は図１のメモリ回路によるフレームバ
ッファの構成例である。図４では接続関係を明確にする
ため、４ビットの構成を示してある。 【００１４】図５はグラフィックディスプレイシステム
に実施例のメモリ回路を適用した例である。６はデータ
処理装置、７はセット信号ＦＳを発生するデコード回路
である。 【００１５】以下、実施例のメモリ回路の動作を説明す
る。 【００１６】実施例では、メモリ回路５は８０００００
Ｈ〜８ＦＦＦＦＦＨ番地に割当てられている。ここでＨ
は１６進数であることを示しバイトを単位とする番地で
ある。デコード回路７は９０００００Ｈ〜９０００１Ｆ
Ｈ番地でセット信号ＦＳを出力する。演算器１の演算機
能（動作モード）は図６に示す１６種である。データ処
理装置６が例えば９０００１４Ｈ番地にＦＯＦＦＨを書
き込むと、デコード回路７はセット信号ＦＳを出力し、
演算機能指定レジスタ３に演算機能（動作モード）選択
信号であるアドレス信号Ａ4〜Ａ1すなわち１０１０（Ｂ
はビットデータ）をセットする。この結果、演算器（動
作モード選択手段）１は演算機能指定レジスタ３にセッ
トされたアドレス信号Ａ4〜Ａ1すなわち１０１０に基づ
いて図６の演算機能表に示すように、論理和を演算機能
として選択する。また書き込みマスク回路４では、書き
込みマスクデータ格納レジスタ４１にデータ処理装置６
からのデータ０Ｆ０ＦＦの１６ビットのデータの中の１
ビットをセットする。セットされる１ビットは、メモリ
素子のビット位置と同一の位置である。この結果、書き
込みマスクデータとしてＦ０ＦＦＨがセットされたこと
になる。 【００１７】次にデータ処理装置６が８０００００Ｈ番
地にＦ３ＦＦＨを書く場合について説明する。８０００
００Ｈ番地には、０５１２Ｈが格納してあるとする。デ
ータ処理装置６のメモリアクセスタイミングを図７に示
す。データ処理装置６のメモリ回路５に対するライトア
クセスは、図７に示すようにリード・モディファイ・ラ
イト動作となる。リード・モディファイ・ライトのリー
ドのタイミングでＤＯバスには０５１２Ｈが読み出さ
れ、ＤバスにはＦ３ＦＦＨが入力されている。次のモデ
ィファイのタイミングで、演算器１はＤバスとＤＯバス
のデータを演算し、ＤＩバスに演算結果を出力する。こ
の場合はＤバスの値がＦ３ＦＦＨであり、ＤＯバスが０
５１２Ｈであるため、ＤＩバスのデータはＦ７ＦＦＨと
なる。これは、前述した動作で演算器１は論理和を演算
機能として選択しているためである。最後にリード・モ
ディファイ・ライトのライトのタイミングでＤＩバスの
データＦ７ＦＦＨをライトするが前述のセット動作で、
書き込みマスクデータはＦ０ＦＦＨがセットされてお
り、図３に示すようにマスクデータが０のビットはゲー
ト４２がＯＮとなり、１のビットはゲート４２がＯＦＦ
となるため、Ｄ11〜Ｄ8の４ビットのみが実際のライト
動作を実行し、残りの１２ビットではライト動作は起こ
らない。この結果、８０００００Ｈ番地のデータは０７
１２Ｈになる。 【００１８】以上述べたように、本実施例ではアドレス
信号の一部を制御信号として用いるため、データの分割
方法によらず演算機能の指定が可能なリード・モディフ
ァイ・ライトを行うメモリ回路が実現することができ
る。実施例のメモリ回路で通常のメモリＩＣと異なるの
は、演算機能及び書き込みマクスデータをセットするた
めのセット信号ＦＳのみであり、ＩＣのピンは１ピン増
加するだけなので、この相異は図１の回路のままＩＣ化
する上で問題にならない。例えば、６４Ｋ×１ビット構
成の Ｄｙｎａｍｉｃ ＲＡＭでは１ピンは使用してい
ないものもあるため、この空ピンにＦＳを使うことが可
能である。 【００１９】また、このセット信号を通常のメモリアク
セスと異なるタイミングシーケンスで実現してもよいこ
とは明らかである。例えば図８に示すような、 Ｄｙｎ
ａｍｉｃ ＲＡＭの通常シーケンスではでてこない。Ｒ
ＡＳ信号の立下がりとＷＥ信号でセット信号を作ること
が可能である。 【００２０】なお、本実施例ではデータ幅を１６ビット
とし、分割の単位を１ビットとしたが、どちらの値も本
実施例で説明した値以外の値でもよいことは明らかであ
る。 【００２１】また実施例では、演算機能の指定と書き込
みマスクの指定を同時に行っているが、別々に指定する
ようにしてもよいことも明らかである。 【００２２】さらに、演算器の機能指定のデータ幅も４
ビット以外でも良いことも明らかである。 【００２３】また、シフトレジスタを内蔵して、シリア
ル出力を持つ構成のメモリに対して、本実施例を適用し
てもよいことも明らかである。 【００２４】 【発明の効果】本発明によれば、記憶回路内に設けられ
たメモリ素子に対する動作モードの事前設定をデータ処
理装置からバスを介してアドレス端子を用いて行なうこ
とができ、その結果メモリ素子に対してデータ処理装置
からデータをバスを介して高速で多種類の動作モードで
アクセスすることができる効果を奏する。また、本発明
によれば、従来のメモリと同一の信号ピン配置でデータ
処理装置からバスを介してのデータのアクセスを実現で
きるので、互換性が維持された情報処理システムを実現
することができる。
【図面の簡単な説明】
【図１】実施例のメモリ回路を示すブロック図である。
【図２】従来例のフレームバッファ用メモリを示すブロ
ック図である。 【図３】書き込みマスク回路を示す図である。 【図４】実施例のフレームバッファ構成を説明するため
の図である。 【図５】グラフィックディスプレイシステムの構成例を
示すブロック図である。 【図６】演算機能を説明するための図である。 【図７】メモリアクセスタイミングを示すタイミングチ
ャートである。 【図８】セット信号作成タイミングを示すタイミングチ
ャートである。 【符号の説明】 １…演算器、 ２…メモリ素子、 ３…演算機能指
定レジスタ、４…書き込みマスク回路、 Ｄ15〜Ｄ0
…入力データ、Ａ23〜Ａ1…アドレス信号、 ＷＥ…
書き込み制御信号、ＦＳ…セット信号。
ック図である。 【図３】書き込みマスク回路を示す図である。 【図４】実施例のフレームバッファ構成を説明するため
の図である。 【図５】グラフィックディスプレイシステムの構成例を
示すブロック図である。 【図６】演算機能を説明するための図である。 【図７】メモリアクセスタイミングを示すタイミングチ
ャートである。 【図８】セット信号作成タイミングを示すタイミングチ
ャートである。 【符号の説明】 １…演算器、 ２…メモリ素子、 ３…演算機能指
定レジスタ、４…書き込みマスク回路、 Ｄ15〜Ｄ0
…入力データ、Ａ23〜Ａ1…アドレス信号、 ＷＥ…
書き込み制御信号、ＦＳ…セット信号。
フロントページの続き
(72)発明者 木村 光一
神奈川県横浜市戸塚区吉田町292番地株式
会社日立製作所マイクロエレクトロニクス
機器開発研究所内
(72)発明者 榎本 博道
神奈川県奏野市堀山下１番地株式会社日立
製作所神奈川工場内
Claims (1)
- 【特許請求の範囲】 １．データ処理装置を設け、該データ処理装置に接続さ
れたバスを設け、メモリ素子、前記データ処理装置から
前記バスを介して転送されるデータを前記メモリ素子に
対して入力するデータ入力端子、前記データ処理装置か
ら前記バスを介して送信される動作モード選択信号と前
記メモリ素子へのアドレス信号とを入力するアドレス入
力端子、前記データ入力端子に入力されたデータを前記
メモリ素子へ転送する期間と異なる期間において前記ア
ドレス入力端子から入力された動作モード選択信号を格
納して動作モードを設定する動作モード選択信号格納手
段、および該動作モード選択信号格納手段に格納された
動作モード選択信号に基づいて前記データ入力端子に入
力されたデータについてのメモリ素子へ転送する動作モ
ードを選択して実行する動作モード選択手段を備えた記
憶回路を設けたことを情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185655A JPH0784860A (ja) | 1994-08-08 | 1994-08-08 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185655A JPH0784860A (ja) | 1994-08-08 | 1994-08-08 | 情報処理システム |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4127132A Division JPH05216741A (ja) | 1992-05-20 | 1992-05-20 | 記憶回路及びその動作モード設定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784860A true JPH0784860A (ja) | 1995-03-31 |
Family
ID=16174566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6185655A Pending JPH0784860A (ja) | 1994-08-08 | 1994-08-08 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784860A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196671A (ja) * | 1982-05-10 | 1983-11-16 | Hitachi Ltd | 半導体記憶素子 |
| JPS60554A (ja) * | 1983-06-16 | 1985-01-05 | Toshiba Corp | メモリ制御装置 |
-
1994
- 1994-08-08 JP JP6185655A patent/JPH0784860A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196671A (ja) * | 1982-05-10 | 1983-11-16 | Hitachi Ltd | 半導体記憶素子 |
| JPS60554A (ja) * | 1983-06-16 | 1985-01-05 | Toshiba Corp | メモリ制御装置 |
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