JPS58196671A - Semiconductor storage element - Google Patents
Semiconductor storage elementInfo
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- JPS58196671A JPS58196671A JP57076712A JP7671282A JPS58196671A JP S58196671 A JPS58196671 A JP S58196671A JP 57076712 A JP57076712 A JP 57076712A JP 7671282 A JP7671282 A JP 7671282A JP S58196671 A JPS58196671 A JP S58196671A
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- mode
- address
- timing
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は半導体記憶素子に関し、特に高速動作モードを
有する半導体記憶素子に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a high-speed operation mode.
従来技術
連続したアドレスから情報を連続的して高速に読み出し
、または書き込みするために１ページモードと呼ばれる
高速動作モードを持つ半導体記憶素子が従来からある。2. Description of the Related Art Conventionally, semiconductor memory elements have been provided which have a high-speed operation mode called a one-page mode in order to continuously read or write information from consecutive addresses at high speed.
また最近、ルビット（ルー４− ８１ １ｔｃ．） の
連続したアドレスを高速に読み書き可能な、ニブルモー
ドと呼ばれる高速動作モードを持つ半導体記憶素子が開
発された。このニブルモードはページモードより優れた
点があるので、今後、多くの半導 一体記憶素子で標準
的に採用されることが予想される。Recently, a semiconductor memory element has been developed which has a high-speed operation mode called nibble mode, which allows reading and writing of consecutive addresses of Rubit (Lou 4-81 1tc.) at high speed. Since nibble mode has advantages over page mode, it is expected that it will be adopted as standard in many semiconductor integrated memory devices in the future.
ここで間醜となるのは、ページモードをサポートする半
導体記憶素子を用いた装置類が多数存在するので、ニブ
ルモードの半導体記憶素子だけに一本化することが許さ
れないことである。しかし、ページモードをサポートす
る半導体記憶素子と、ニブルモードをサポートする半導
体記憶素子とを、それぞれ別々のメモリチップとして実
現したのでは、生産性の向上を妨げる要因となる。The problem here is that since there are many devices using semiconductor memory elements that support page mode, it is not permissible to integrate only nibble mode semiconductor memory elements. However, if a semiconductor memory element that supports page mode and a semiconductor memory element that supports nibble mode are implemented as separate memory chips, this becomes a factor that hinders productivity improvement.
発明の目的
本発明は前記のような問題点に鑑み、ページモード．ニ
ブルモードなどの複数種類の高速動作モードをサポート
する半導体記憶素子を提供することｔ目的とする。Purpose of the Invention In view of the above-mentioned problems, the present invention provides a page mode. An object of the present invention is to provide a semiconductor memory element that supports multiple types of high-speed operation modes such as nibble mode.
しかして本発明による半導体記憶素子は、モード制御用
ラッチと、複数種類の高速動作モードのうち該モード制
御用ラッチの設定状！に対応する１つの高速動作モード
を選択する回路とを備え、該モード制御用ラッチの設定
によってサポートする高速動作モードの種類を切り換え
るよう構成したことを特徴とするものである。Therefore, the semiconductor memory element according to the present invention includes a mode control latch and a setting state of the mode control latch among multiple types of high-speed operation modes. The present invention is characterized in that it includes a circuit for selecting one high-speed operation mode corresponding to the above, and is configured to switch the type of high-speed operation mode supported by setting the mode control latch.
発明の実施例
第１図は、本発明による６４ＫＢのＲＡＭ（ランダム・
アクセス・メモリ）のブロック図である。Embodiment of the Invention FIG. 1 shows a 64KB RAM (random memory) according to the present invention.
FIG. 2 is a block diagram of an access memory.
同図において、ｌｌはメモリセルを１２８行×１２８列
のマトリクスに配列したメモリブロックであり、これは
４ブロツクある。各メモリブロック１は１２８”１固の
センスアンプ２を持つ。８はデータラッチであり、各メ
モリブロックｌに対しＩ Ｉｌｌずつ設けられている。In the figure, 11 is a memory block in which memory cells are arranged in a matrix of 128 rows by 128 columns, and there are four blocks. Each memory block 1 has a 128" sense amplifier 2. 8 is a data latch, which is provided for each memory block l.
番α、４ｂはセレクタ、５α、５Ａｔ−１アドレスラツ
チ、７α、７ｂはアドレスデコーダである。８はタイミ
ング発生器であり、６はモード制御用ラッチである。タ
イミング発生器８は、モード制御用ラッチ６の設定状態
に応じて、高速動作モード全ページモード、またはニブ
ルモードに切り換えるモード１択回路としても働く。Numbers .alpha. and 4b are selectors, 5.alpha. and 5At-1 address latches, and 7.alpha. and 7b are address decoders. 8 is a timing generator, and 6 is a mode control latch. The timing generator 8 also functions as a mode 1 selection circuit that switches to the high-speed operation mode, all page mode or nibble mode, depending on the setting state of the mode control latch 6.
メモリブロックｌの配憶情報の続出しについて説明する
。The successive addition of storage information for memory block l will be explained.
タイミング発生回路８で制御される初めのタイミンクで
アドレス人力Ａｏ−Ａｙ（８ビツト）の内容がアドレス
チッチ５αに取り込まれ、アドレスデコーダ７αはメモ
リブロックｌの１２８行中のアドレス人力Ａ。−Ａ、で
指定された１行のワード線を駆動する。そのワード線上
の（１２８Ｘ ４ ）ビットのデータがデータ線を介し
てセンスアンプ２に読み出される。その次のタイミング
で入力されるアドレス人力ＡＯ〜Ａｔ Ｋ： したがっ
て、各セレクタ４αは対応する各センスアンプ２（１２
８個）中の１つの出力を選択し、対応のデータラッチ８
にセットする。
１もし、モード制御用ラッチ６がニブル
モードに設定されていると、第２図のタイミング図に示
すように動作する。すなわち、アドレス入力へ〇から第
１．第２タイミングＴ１．Ｔ１１でアドレスラッチ５ｂ
ｌｌＣ取り込んだ２ビツトの情報により、アドレスデコ
ーダ７ｂはセレクタ４ｂを制御して４ビツトのデータラ
ッチ８中の１ビツトのデータを選択し、読み出す。さら
に、ＣＡＳ入力のオン、オフにしたがって、アドレスラ
ッチ５ｂはタイミング発生回路８によりカウントアツプ
せしめられ、これによってデータラッチ８の残りの８ビ
ツトがセレクタ４ｂを介して順に読み出される（第８゜
第４．第５タイミングＴ３．Ｔ４．Ｔｌ５）。At the first timing controlled by the timing generation circuit 8, the contents of the address input Ao-Ay (8 bits) are taken into the address switch 5α, and the address decoder 7α reads the address input A in the 128 rows of the memory block 1. -A, drives one row of word lines designated by A. (128X 4 ) bits of data on the word line are read to the sense amplifier 2 via the data line. Addresses AO to AtK input at the next timing: Therefore, each selector 4α selects each corresponding sense amplifier 2 (12
Select one output from 8) and press the corresponding data latch 8.
Set to .
1. If the mode control latch 6 is set to nibble mode, it operates as shown in the timing diagram of FIG. In other words, from 〇 to 1st address input. Second timing T1. Address latch 5b at T11
Based on the 2-bit information taken in by IC, the address decoder 7b controls the selector 4b to select 1-bit data in the 4-bit data latch 8 and read it out. Furthermore, in accordance with the on/off state of the CAS input, the address latch 5b is caused to count up by the timing generation circuit 8, and thereby the remaining 8 bits of the data latch 8 are sequentially read out via the selector 4b (8th and 4th bits). .5th timing T3.T4.Tl5).
一方、モード制御用ラッチ６にページモードが設定され
ると、第８図のタイミング図に示すようなページモード
で動作する。すなわち、アドレス入力Ａ８から第１．第
２のタイミングＴ１． Ｔ＊で取込んだアドレス２ビツ
トの情報でランチ８の中の１ビツトを選択し、蝦初の１
ビツトを読み出す。ここまでは、ニブルモードと同じ動
作であるが、第８のタイミングＴ３以後のＣＡ８人力の
オン、オフによるアドレスラッチ５ｂのカウントアツプ
は行なわない。そして、ＣＡＳ入力の立下りでアドレス
人力Ａｏ＝Ａｖより次のアドレス情報を取込み、列側の
アドレスデコーダ７Ｃを切り替えることによりセンスア
ンプ２の出力の再選択を行う。再選択されたセンスアン
プ２の出力はデータラッチ８に取込み、先にアドレス入
力んから第１．第２のタイミングで取り込んだアドレス
で指定される１ビツトを出力として取り出す。On the other hand, when the page mode is set in the mode control latch 6, the device operates in the page mode as shown in the timing diagram of FIG. That is, from address input A8 to the first . Second timing T1. Select 1 bit in lunch 8 using the 2-bit address information taken in by T*, and
Read bit. Up to this point, the operation is the same as in the nibble mode, but the address latch 5b is not counted up by turning on and off the CA8 manually after the eighth timing T3. Then, at the fall of the CAS input, the next address information is taken in from the address input Ao=Av, and the output of the sense amplifier 2 is reselected by switching the address decoder 7C on the column side. The output of the reselected sense amplifier 2 is taken into the data latch 8, and since the address is input first, the first . One bit specified by the address fetched at the second timing is taken out as an output.
この様に本実施例においては、ニブルモードとページモ
ードを切り替えるために１ビツトのモード制御用ラッチ
６を設け、それにニブルモードを設定した場合、第８の
タイミングＴｓ以後でＣＡＳ入力の立下りで、アドレス
人力Ａｏ−Ａ、の取込みおよびデータラッチ８への再取
込みを禁止するとともにアドレスラッチ５ｈのカウント
アツプを可能とし、ＣＡ８人力のオン、オフによりデー
タラッチ８の出力を切り替える様にする。一方、モード
制御用ラッチ６にページモードを設定した場合、（この
モード制御用ラッチ６を反転させた場合）このラッチ６
の出力により、第８のタイミングＴＩＳ以後、アドレス
ラッチ５ｂのカウントアツプを禁止し、ＣＡ８入力の立
下りでアドレス人力ＡＯ−ＡＹ再取込みとデータラッチ
８への再取込みを可能にする。As described above, in this embodiment, when the 1-bit mode control latch 6 is provided to switch between the nibble mode and the page mode, and the nibble mode is set, the falling edge of the CAS input after the 8th timing Ts , address manual input Ao-A, and re-capture into the data latch 8 are prohibited, and the address latch 5h is allowed to count up, and the output of the data latch 8 is switched by turning on and off the CA8 manual input. On the other hand, when the page mode is set to the mode control latch 6, (when this mode control latch 6 is reversed), this latch 6
This output inhibits the address latch 5b from counting up after the eighth timing TIS, and enables re-capturing of the address AO-AY and data latch 8 at the falling edge of the CA8 input.
このモード制御用ラッチ６の設定方法は種々可能である
。その第１の例は、このラッチ６（フリップフロップ）
を書込み可能なＲＯＭとし、ウェハの段階で、電気的に
又はレーザ等を使って書込む。第２の例としては、第４
図のタイミング図に示す様にＲＡＳオンリーリフレッシ
ュサイクル時、ＷＥ倍信号又はリフレッシュに関係ない
アドレス（Ａｓ）、又はデータ入力信号等をデータとし
て、このラッチ６に取込む方法がある。さらに装置の電
源オン時等に特殊のタイミングで初期設定を行う等の方
法がある。Various methods are possible for setting the mode control latch 6. The first example is this latch 6 (flip-flop)
is a writable ROM and is written electrically or using a laser or the like at the wafer stage. As a second example, the fourth
As shown in the timing chart in the figure, there is a method of taking in the WE multiplication signal, an address (As) unrelated to refresh, a data input signal, etc. into the latch 6 as data during the RAS only refresh cycle. Furthermore, there is a method of performing initial settings at a special timing such as when the power of the device is turned on.
なお、高速動作モードとして、ニブルモードとページモ
ードを例にして説明したが、これら以外の高速動作モー
ドについても同様に考えればよい。Although nibble mode and page mode have been described as examples of high-speed operation modes, other high-speed operation modes may be considered in the same way.
また、８棟類以上の高速動作モードを切り換えてサポー
トする半導体記憶素子も容易に実現可能で発明の効果
本発明によれば、ページモード、ニブルモードなどの２
種類以上の異なる高速動作モードを共通のメモリチップ
で実現できるので、半導体記憶素子の生産性を向上でき
る。In addition, it is possible to easily realize a semiconductor memory device that can switch and support eight or more high-speed operation modes.
Since more than one type of high-speed operation mode can be realized with a common memory chip, productivity of semiconductor memory elements can be improved.
第１図は本発明の一実施例を示すブロック図、第２図は
ニブルモード時のタイミングを示す図、第８図はページ
モード時のタイミングを示す図、第４図はリフレッシュ
サイクル時ＫＷＥ信号の情報をモード制御用ラッチに設
定する際のタイミングを示す図である。
■・・・メモリブロック、２・・・センスアンプ、８・
・・データラッチ、４ａ、４に−・−セレクタ、５ａ、
５Ａ・・・アドレスラッチ、６・・・モード制御用ラッ
チ、７α、’７６、’ｌｃ・・・アドレスデコーダ、８
・・・タイミング発生回路。
□１代理人 弁理士 薄
１） 利 幸 ′：第１図
第２図
第３図
ＷＥ −□−”□FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing timing in nibble mode, FIG. 8 is a diagram showing timing in page mode, and FIG. 4 is a diagram showing KWE signal during refresh cycle. FIG. 4 is a diagram showing timing when setting information on a mode control latch. ■...Memory block, 2...Sense amplifier, 8.
...Data latch, 4a, 4--Selector, 5a,
5A... Address latch, 6... Mode control latch, 7α, '76, 'lc... Address decoder, 8
...Timing generation circuit.
□1 Agent Patent Attorney Usuki
1) Toshiyuki': Figure 1 Figure 2 Figure 3 WE -□-”□
Claims (1)
ドのうち該モード制御用ラッチの設定状態に対応する１
つの高速動作モードを選択する回路とを備え、該モード
制御用ラッチの設定によってサポートする高速動作モー
ドの種類を切り換えるよう構成したことを特徴とする半
導体記憶素子。(1) A mode control latch and one of the multiple high-speed operation modes that corresponds to the setting state of the mode control latch.
1. A semiconductor memory device comprising: a circuit for selecting one of two high-speed operation modes, and configured to switch the type of high-speed operation mode supported by setting the mode control latch.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076712A JPS58196671A (en) | 1982-05-10 | 1982-05-10 | Semiconductor storage element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076712A JPS58196671A (en) | 1982-05-10 | 1982-05-10 | Semiconductor storage element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58196671A true JPS58196671A (en) | 1983-11-16 |
Family
ID=13613150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57076712A Pending JPS58196671A (en) | 1982-05-10 | 1982-05-10 | Semiconductor storage element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196671A (en) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113188A (en) * | 1984-07-26 | 1986-05-31 | テキサス インスツルメンツ インコ−ポレイテツド | Semiconductor memory having improved address counter |
| JPS61123154A (en) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | Gate-array lsi device |
| JPS61289595A (en) * | 1985-06-17 | 1986-12-19 | Hitachi Ltd | Semiconductor memory device |
| JPS6249457A (en) * | 1985-08-28 | 1987-03-04 | Ascii Corp | Storage unit |
| JPS6249458A (en) * | 1985-08-28 | 1987-03-04 | Ascii Corp | Memory device |
| JPS62103895A (en) * | 1985-08-07 | 1987-05-14 | テキサス インスツルメンツ インコ−ポレイテツド | Semiconductor memory and operation thereof |
| JPH031394A (en) * | 1989-05-29 | 1991-01-08 | Nec Corp | Storage device |
| JPH05216741A (en) * | 1992-05-20 | 1993-08-27 | Hitachi Ltd | Storage circuit and its operating mode setting method |
| US5265234A (en) * | 1985-05-20 | 1993-11-23 | Hitachi, Ltd. | Integrated memory circuit and function unit with selective storage of logic functions |
| JPH0784860A (en) * | 1994-08-08 | 1995-03-31 | Hitachi Ltd | Information processing system |
| JPH0784861A (en) * | 1994-08-08 | 1995-03-31 | Hitachi Ltd | Storage circuit and one-chip memory device |
| US5424981A (en) * | 1984-10-05 | 1995-06-13 | Hitachi, Ltd. | Memory device |
| US5448519A (en) * | 1984-10-05 | 1995-09-05 | Hitachi, Ltd. | Memory device |
| JPH08123716A (en) * | 1995-06-16 | 1996-05-17 | Hitachi Ltd | Memory system |
| JPH08152873A (en) * | 1995-06-16 | 1996-06-11 | Hitachi Ltd | Data processing system |
| JPH08195077A (en) * | 1995-01-17 | 1996-07-30 | Internatl Business Mach Corp <Ibm> | Transfer system of dram |
| US5592649A (en) * | 1984-10-05 | 1997-01-07 | Hitachi, Ltd. | RAM control method and apparatus for presetting RAM access modes |
| US5923591A (en) * | 1985-09-24 | 1999-07-13 | Hitachi, Ltd. | Memory circuit |
| US6028795A (en) * | 1985-09-24 | 2000-02-22 | Hitachi, Ltd. | One chip semiconductor integrated circuit device having two modes of data write operation and bits setting operation |
| US6034911A (en) * | 1995-10-13 | 2000-03-07 | Nec Corporation | Semiconductor memory device for a rapid random access |
-
1982
- 1982-05-10 JP JP57076712A patent/JPS58196671A/en active Pending
Cited By (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61113188A (en) * | 1984-07-26 | 1986-05-31 | テキサス インスツルメンツ インコ−ポレイテツド | Semiconductor memory having improved address counter |
| US5767864A (en) * | 1984-10-05 | 1998-06-16 | Hitachi, Ltd. | One chip semiconductor integrated circuit device for displaying pixel data on a graphic display |
| US5719809A (en) * | 1984-10-05 | 1998-02-17 | Hitachi, Ltd. | Memory device |
| US5450342A (en) * | 1984-10-05 | 1995-09-12 | Hitachi, Ltd. | Memory device |
| US5475636A (en) * | 1984-10-05 | 1995-12-12 | Hitachi, Ltd. | Memory device |
| US6359812B2 (en) | 1984-10-05 | 2002-03-19 | Hitachi, Ltd. | Memory device |
| US5838337A (en) * | 1984-10-05 | 1998-11-17 | Hitachi, Ltd. | Graphic system including a plurality of one chip semiconductor integrated circuit devices for displaying pixel data on a graphic display |
| US5781479A (en) * | 1984-10-05 | 1998-07-14 | Hitachi, Ltd. | Memory device |
| US5493528A (en) * | 1984-10-05 | 1996-02-20 | Hitachi, Ltd. | Memory device |
| US5592649A (en) * | 1984-10-05 | 1997-01-07 | Hitachi, Ltd. | RAM control method and apparatus for presetting RAM access modes |
| US5499222A (en) * | 1984-10-05 | 1996-03-12 | Hitachi, Ltd. | Memory device |
| US6643189B2 (en) | 1984-10-05 | 2003-11-04 | Hitachi, Ltd. | Memory device |
| US5448519A (en) * | 1984-10-05 | 1995-09-05 | Hitachi, Ltd. | Memory device |
| US5424981A (en) * | 1984-10-05 | 1995-06-13 | Hitachi, Ltd. | Memory device |
| JPS61123154A (en) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | Gate-array lsi device |
| US5265234A (en) * | 1985-05-20 | 1993-11-23 | Hitachi, Ltd. | Integrated memory circuit and function unit with selective storage of logic functions |
| JPS61289595A (en) * | 1985-06-17 | 1986-12-19 | Hitachi Ltd | Semiconductor memory device |
| JPH079751B2 (en) * | 1985-06-17 | 1995-02-01 | 株式会社日立製作所 | Semiconductor memory device |
| JPS62103895A (en) * | 1985-08-07 | 1987-05-14 | テキサス インスツルメンツ インコ−ポレイテツド | Semiconductor memory and operation thereof |
| JPH0529989B2 (en) * | 1985-08-07 | 1993-05-06 | Texas Instruments Inc | |
| JPS6249458A (en) * | 1985-08-28 | 1987-03-04 | Ascii Corp | Memory device |
| JPS6249457A (en) * | 1985-08-28 | 1987-03-04 | Ascii Corp | Storage unit |
| US5923591A (en) * | 1985-09-24 | 1999-07-13 | Hitachi, Ltd. | Memory circuit |
| US6028795A (en) * | 1985-09-24 | 2000-02-22 | Hitachi, Ltd. | One chip semiconductor integrated circuit device having two modes of data write operation and bits setting operation |
| JPH031394A (en) * | 1989-05-29 | 1991-01-08 | Nec Corp | Storage device |
| JPH05216741A (en) * | 1992-05-20 | 1993-08-27 | Hitachi Ltd | Storage circuit and its operating mode setting method |
| JPH0784861A (en) * | 1994-08-08 | 1995-03-31 | Hitachi Ltd | Storage circuit and one-chip memory device |
| JPH0784860A (en) * | 1994-08-08 | 1995-03-31 | Hitachi Ltd | Information processing system |
| JPH08195077A (en) * | 1995-01-17 | 1996-07-30 | Internatl Business Mach Corp <Ibm> | Transfer system of dram |
| JPH08152873A (en) * | 1995-06-16 | 1996-06-11 | Hitachi Ltd | Data processing system |
| JPH08123716A (en) * | 1995-06-16 | 1996-05-17 | Hitachi Ltd | Memory system |
| US6034911A (en) * | 1995-10-13 | 2000-03-07 | Nec Corporation | Semiconductor memory device for a rapid random access |
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