JPH0256965A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特に容量と少なくとも一個
のトランジスタとよりなるメモリを有する半導体装置に
関する。

〔従来の技術〕

半導体装置５例えば記憶保持動作が必要な随時書き込み
読み出し型記憶装置（以下ＤＲＡＭと略称する）の高集
積化は、目覚ましい速度で実現されている、現在の主流
は２５６にビット品であるが、既に１Ｍビット品の量産
も始まっている。このような高集積化は、主に素子寸法
の微細化により達成されてきた。その際、キャパシタの
面積も、メモリーセル面積にほぼ比例して、世代ごとに
約４０％に縮小されてきた。その結果、キャパシタ容量
が減少し、信号対雑音比（Ｓ／Ｎ比）の低下や。

α線による信号反転（いわゆるソフトエラー）等の弊害
が顕在化し、信頼性の上で大きな問題となってきた。こ
のため、キャパシタ容量を増加させる目的で、キャパシ
タ絶縁膜の薄膜化がなされてきた。その厚さは、１Ｍビ
ット品で既に熱酸化膜換算で１０ｎｍであり１次世代の
４Ｍビット品では、４〜６ｎｍの厚さの絶縁膜が必要で
あるとされている。熱酸化膜換算とは熱酸化によるシリ
コン酸化膜のコンデンサの容量と同じくなるように換算
することである。ところが、絶縁膜がこのように薄くな
ると、キャパシタの電極間にトンネル電流が流れ、蓄積
した電荷が消失してしまうという問題が生ずる。この点
に関しては、例えばソリッド・ステート・エレクトロニ
クス、第１０巻（１９６７年）、第８６５頁から第８７
３頁（Ｓｏｌｉｄ−５ｔａｔｅ　Ｅｌｅｃｔｒｏｎｉｃ
ｓ。

ｖｏｌ、１０．　ｐｐ８６５−８７３　（１９６７））
において論じられている。

この問題を解決するために提案されたのが、積層構造を
有するキャパシタであり、特公昭６１−５５２５８にお
いて論じられている。積層型キャパシタは、その一部が
ＭＯＳトランジスタの上部に重なるように形成されるた
めに、キャパシタ面積を大きくすることができる。その
ため、熱酸化膜換算で１０ｎａ＋の絶縁膜を用いても、
４ＭビットＤＲＡＭに必要な容量を確保することが可能
となり、蓄積電荷の消失という問題を防止することがで
きる。

〔発明が解決しようとする課題〕

上記従来技術は、さらに高集積化を図ること、例えば１
６Ｍビット品を実現することについては配慮されていな
かった。熱酸化膜換算で５ｎｒＱ程度の厚さの絶縁膜と
なると、再びトンネル電流による電荷の消失が問題とな
ってくる。５ｎｍの絶縁膜がかろうじて実用に酎えうる
という報告もあるが、さらに薄膜化するのは極めて困難
である。そのため、より高集積化すると膜厚変動等によ
る製造歩留まりの低下が懸念され、さらに高集積化・を
進めることは困難であるという問題があろた。

本発明の目的は、キャパシタ絶縁膜を薄くしなくとも、
キャパシタ容量を大きく確保することのできる半導体装
置を提供することにある。

〔課題を解決するための手段〕

上記目的は、（１）絶縁膜を介して配置された二つの電
極を有する容量と、少なくとも一つのトランジスタとよ
りなるメモリセルを有する半導体装置において、上記二
つの電極の内、下方に配置された電極の厚さが、該電極
とその下層の導電膜又は拡散層とを電気的に接続する接
続孔の半径よりも大きいことを特徴とする半導体装置、
（２）絶縁膜を介して配置された二つの電極を有する容
量と、少なくとも一つのトランジスタとよりなるメモリ
セルを有する半導体装置において、上記二つの電極の内
の少なくとも一方の電極の側壁における容量が、その平
面における容量より大きいことを特徴とする半導体装置
、（３）絶縁膜を介して配置された二つの電極を有する
容量と、少なくとも一つのトランジスタとよりなるメモ
リセルを有する半導体装置において、上記二つの電極の
内、上方に配置された電極の厚さを２倍した値が、下方
に配置された電極と隣接する他のメモリセルの電極との
間の距離よりも大きいことを特徴とする半導体装置によ
って達成される。

本発明において、電極の側壁における容量と平面におけ
る容量とを比較するとき、平面における窪み部分は平面
に含まれる。

また本発明はつぎのような構成をとることができる。す
なわち、容量を構成する電極の内、下方の電極の最小寸
法を他の構成要素及び他の素子の寸法のいずれよりも小
さく構成すること、容量を構成する電極の内、下方の電
極に溝を形成すること、容量を構成する電極の内、下方
の電極の厚さをその最小寸法より大きくすること、容量
を構成する電極の内、下方の電極と下層の導電膜又は拡
散層とを電気的に接続する接続孔の少なくとも−部分が
、上記電極に被覆されていないこと、容量を構成する電
極の内、下方の電極と下層の導電膜又は拡散層とを電気
的に接続する接続孔を埋める材料と上記電極の材料が異
なる材料で形成されていること、キャパシタ絶縁膜が、
窒素元素を含む雰囲気中で熱処理することにより形成し
た熱窒化膜、気相成長法により形成した窒化シリコン膜
。

熱酸化により形成した酸化膜を、少なくともその一部分
として含むこと等である。

また本発明の半導体装置の上記二つの電極の少なくとも
一方は、ドーピングを行ないながらシリコン膜を形成し
て電極としたものであることが好ましい。またこのシリ
コン膜は、ジシラン又はトリシランを少なくともその一
部として含む反応ガスを用いて、４００℃以上、５６０
℃以下の温度で形成することが好ましい。

また１本発明の半導体装置の製造に際して、上記二つの
電極の内、下方の電極の形成及びそれ以降の製造工程は
、８５０℃以下の温度で行なうことが好ましい、また、
上記下方の電極を加工する際に、シリコン基板を一２０
０℃以上、０℃以下に冷却することが好ましい。また、
上記下方の電極の加工は、エツチングマスクに側壁を自
己整合的に形成して行なうことが好ましい、さらにまた
、上記接続孔内に選択的に導電膜を成長させること若し
くは基板表面全体に導電膜を形成した後、エツチングす
ることにより、接続孔内に選択的に導電膜を形成するこ
とが好ましい。

〔作用〕

これまで、ＤＲＡＭのキャパシタ面積は、メモリーセル
面積にほぼ比例して減少するとされてきた。ところで、
積層型キャパシタにおいては、蓄積電極の側面も容量に
対して少なからず寄与していることが知られている。従
って、該キャパシタの容量は、メモリーセル面積に単純
に比例するとは限らない、このような認識のもと、微細
化した際の容量を定量的に検討した結果得られた知見が
、本発明の契機となっている。以下、詳細に説明する。

従来、メモリセルを設計するに際しては、特定の加工技
術の実績をもとに最適化するのが普通であり、基盤とす
る加工技術が異なれば設計もやり直すことが必要であっ
た。しかし、本発明においては、最小寸法０．５μｍ及
びそれ以降の微細加工技術に対する展望を踏まえて、マ
スク合わせの精度を最小加工寸法Ｕの１７２と仮定し、
Ｕを単位としてレイアウトを行なったところ、かなりの
高精度でキャパシタの容量を予測できることが分かった
。第３図に、このようにして設計した、従来の積層型キ
ャパシタの平面レイアウトを示す。同図から、蓄積電極
の表面積Ｓｃは次式で近似される。

５ｃ＝５．２５＊　ｕ２＋１０権ａ　＊　ｕ”　　　　
■α＝　ｄ　／　ｕ　　　　　　　　　　　　　■ここ
に、ｄは蓄積電極の厚さである。従って、キャパシタの
容量Ｃｓは１次式のようになる。

Ｃｓ＝　Ｓｃ傘Ｅ　ＯＸ　”　Ｅ　６　／　ｄ　ＯＸ　
　　　　　　■上式において、εｏｘは酸化シリコン膜
の比誘電率、ε。は真空の誘電率（８，８５４Ｘ　１０
−”　Ｆ　／ｃｍ）、ｄｏｘはキャパシタ絶縁膜の酸化
シリコン膜換算の厚さである。

第４図に、キャパシタ容量と最小加工寸法との関係を、
上式により計算した結果を示す。ここではｄ。ｘ　＝　
５　ｎｍとし。た。また、従来の限界であるｄ≦０．３
μｍ、α≦１７２について、結果を示した。

これは、以下の事情による。

（１）キャパシタの段差が大きいと、続いてデータ線を
形成する際に、配線間ショートを生じやすくなる。

（２）蓄積電極形成前に既に大きな段差が生じており、
このような高段差上でエツチング残り無く蓄積電極を加
工するためには、同電極を薄くする必要がある。

（３）蓄積電極には、これまで多結晶シリコンが用いら
れて来た。同多結晶シリコンに導電性を持たせるために
は、膜形成後に拡散又はイオン打ち込みによりドーピン
グを行なうことが必要である。

その際、膜が厚いと膜全体にドーピングを行なうことが
困難である。なお、本ドーピングの制約から、蓄積電極
の厚さには、最小加工寸法の約半分（α＝　ｄ　／　ｕ
≦１７２）という上限も存在してぃた。これは以下の理
由による。該蓄積電極をＭＯＳトランジスターの拡散層
と電気的に接続する接続孔の大きさは、最小加工寸法と
同じか、あるいはこれより少し大きめに形成されること
が多い。

その際、同接続孔の半径よりも厚い多結晶シリコンを形
成すると、同接続孔内が埋めつくされてしまう。その結
果、同接続孔内へのドーピングが塚めて困難になるため
である。

第４図によれば、０．３　ｐ　ｍプロセス（６４Ｍ　Ｄ
　ＲＡＭ）においては、積層型キャパシタといえども。

１０ｆＦ以下の容量しか得られないことがわかる。

他方、６４ＭＤＲＡＭにおいては、２０〜３０ｆＦの容
量が必要とされている。このように、従来技術では、積
層型キャパシタで６４ＭＤＲＡＭを実現することができ
ない。

これに対して、本発明では、以下のようにして上記（１
）〜（３）の問題を解決し、それにより蓄積電極を厚く
することを可能とした。まず、データ線の形成後に蓄積
電極を形成することにより、上記（１）の問題を解決し
た。（２）の問題については、蓄積電極の加工条件を最
適化し、下層の酸化シリコン膜に対する選択性と加工の
異方性とを両立させることにより、解決した。その際、
シリコン基板を０℃以下に保持すると、特に有効である
。（３）の問題については、ドーピングを行ないながら
、シリコン薄膜を形成する技術を開発することにより、
これを解決した。

第５図に１本発明における平面レイアウトを示す。本レ
イアウトによれば ５ｃ＝６拳ｕ”＋１１傘（！Ｉｕ”　　　　　　　■で
ある。第６図に１本発明におけるキャパシタ容量と最小
加工寸法との関係を示す。同図において、破線は、蓄積
電極１０の平面部分の面積と側壁の面積とが等しくなる
場合を示しており、同破線より上の領域においては、側
壁の面積のほうが大きい。

同図には、従来のｄ≦０．３μ−に対する結果も、あわ
せて示しであるが、同一のＵおよびｄの値に対するキャ
パシタ容量は、第４図と比較して、本図の方が大きい。

これは、蓄積電極１０を形成する際には、データ線８が
既に形成されており、第３図に示したデータ線用の接続
孔２３が存在しないために、蓄積電極１０を加工限界ま
で大きく形成することができるためである。

第７図に１本発明がさらに有効となる平面レイアウトを
示す。本レイアウトにおいては、蓄積電極１０を加工す
る際に、エツチングマスクに側壁を形成しているので、
隣接する蓄積電極間の距離が最小加工寸法以下になって
いる。蓄積電ｐｉｔｏの表面積Ｓｃは次式のようになる
。

５ｅ＝９　傘ｕ”＋１３＄　ａ傘ｕ２　　　　　■第８
図に、同レイアウトによるキャパシタ容量と最小加工寸
法との関係を示す。同図においては。

第６図と同様に、破線は蓄積電極の平面部分の面積と側
壁の面積とが等しくなる場合を示している。

第８図より、蓄積電極１０の厚さｄを０．５μｍ以上と
すれば、０．３μ蔑プロセス（ｕ　＝　３）においても
キャパシタ容量を１５ｆＦ以上確保でき、６４ＭＤＲＡ
Ｍを実現できることが分かる。また、０．５μｍプロセ
スにおいては、キャパシタ容量は４０ｆＦとなり、逆に
、キャパシタ絶縁膜の厚さ（酸化シリコン膜換算の厚さ
）を５ｎｍから７ｎｍへと厚くしても、３０ｆＦ以上の
容量を確保でき、１６ＭＤＲＡＭの実現が容易であるこ
とが分かる。

第６図及び第８図のいずれにおいても、側壁の面積が平
面積よりも大きい場合（破線より上の領域）には、蓄積
電極の厚さを一定に保ったまま微細化（最小加工寸法Ｕ
を小さくする）を行なうと、キャパシタ容量の減少の仕
方がゆるやかになる（曲線の傾きが小さくなる）。この
ような領域は、本発明により初めて可能となったもので
あり、また、本発明が有効である領域でもある。

〔実施例〕

第１図に、本発明の第一の実施例である、積層型キャパ
シタを具備したＤＲＡＭの断面構造図を示す、公知の技
術を用いて、Ｐ型、比抵抗１０Ωｃｍのシリコン基板１
上に、ＭｏＳトランジスタ、データ線８、層間絶縁膜９
．蓄積電極接続孔１５までを形成する。ついで、減圧化
学気相成長法により、リンをＩ　ＸＩＯ”ａｍ−”の濃
度にドーピングしながらシリコン膜を０．８μｍの厚さ
に形成する。通常の方法でエツチングマスクを形成した
後、プラズマエツチングにより該シリコン膜を加工し、
蓄積電極ＩＯとした。加工においては、μ波励起型のプ
ラズマエツチング装置を用い、ＳＦｓガスを反応ガスと
して、シリコン基板１の温度を一１１０℃に維持した。

その結果、段差側壁のシリコン膜を除去するために長時
間のオーバーエツチングを行なったが、下層の眉間絶縁
膜９の削れ、及び蓄積電極１０のサイドエツチングのい
ずれも、わずかであった。

ついで、キャパシタ絶縁膜１１、プレート電極１２を形
成し、キャパシタとした。その後、再び、公知の方法に
より、配線層１４等を形成し、ＤＲＡＭを完成させた。

本実施例においては、最小寸法０．６μ履の加工技術を
用いており、メモリーセルの面積は４．４μｍ２である
。また、キャパシタの容量は４７ｆＦであり、ＤＲＡＭ
には十分な値である。蓄積電極１０をさらに厚くすれば
、キャパシタ容量が大きくなるのはいうまでもなし）が
、５μｍがその上限である。これは、以下の理由による
。μ波励起型のプラズマエツチング装置は、蓄積電極１
０を構成するシリコン膜と眉間絶縁膜９を構成する酸化
シリコン膜との選択比が大きいといえども、その比の値
は１００程度である。従って、１００％のオーバーエツ
チングを行なった際の層間絶縁膜９の削れ量として５０
ｎｍを許容するとすれば、加工できるシリコン膜の厚さ
は、最大５μｍである。なお、本実施例においては、−
１１０℃で加工を行なったが、さらに低温にすれば異方
性がより一層向上する。しかし、それも−１５０℃でほ
ぼ飽和するので、冷却が比較的容易にできる一２００℃
を超えて、さらに冷却する必要は無い。

以下９本実施例を製造する上で留意すべき点について述
べる。まず、本発明のキャパシタにおいては、容量の点
で蓄積電極１０の側壁からの寄与が極めて大きく、そこ
でのキャパシタ絶縁膜１１の信頼性をいかに確保するか
が重要である。これは以下の理由による。蓄積電極１０
は高濃度に不純物を含有しており、キャパシタ絶縁膜形
成工程又は事前の熱処理により多結晶化しているために
、結晶粒界が多数存在するばかりか、側壁においては、
プラズマエツチングによるダメッジや汚染がある。

そのため、通常の拡散炉を用いた熱酸化法では、絶縁耐
圧、長期信頼性に優れた絶縁膜を形成することが回連で
ある。そこで５本発明においては、キャパシタ絶縁膜１
１を、以下のようにして形成した。蓄積電極１０を形成
した後、まず、８５０℃、１気圧のＮＨ，雰囲気中で３
０分間熱処理することにより、薄い熱窒化膜を形成する
。その後、減圧化学気相成長法により３ｎｍの窒化シリ
コン膜を形成し、さらに８５０℃におけるスティーム酸
化法を用いて、該窒化シリコン膜表面に酸化シリコン膜
を形成することにより、キャパシタ絶縁膜の形成を完了
する。容量測定から求めた該絶縁膜の酸化膜換算の厚さ
は５ｎｍであった。このようにしてキャパシタ絶縁膜を
形成すれば、熱酸化膜単層の場合に生ずる諸問題、例え
ば、多結晶シリコン膜中のリンによる増速酸化に伴う膜
厚制御性の低下、およびリンが酸化膜中に取り込まれる
ことによる膜質の劣化を防止することができ、本発明の
効果をより一層発揮させることができる。なお、上記窒
化シリコン膜及び酸化シリコン膜の厚さが種々に異なる
もの（最後の熱酸化を行なっていないものを含む）、及
び７ａ、Ｏ，膜、ＡＱ、Ｏ，膜、あるいはこれらを含む
積層膜についても良好な結果が得られた。さらに、ラン
プを用いて短時間に形成した熱窒化膜又は熱酸化膜も信
頼性に優れていた。

つぎに、キャパシタを構成する電極の形成方法について
説明する。これら電極を構成するシリコン膜は、ジシラ
ン（Ｓｉ、Ｈ，）及びホスフィン（Ｐ　Ｈ３）を主要な
成分とする反応ガスを用いて、５２５℃の温度で膜形成
を行なった。蓄積電極、プレート電極として形成したこ
れらシリコン膜の特徴は、膜形成状態ではほとんど非晶
質であり、導電性をほとんど示さないが、６５０℃以上
のアニールで充分な導電性を示すことである。そのため
、蓄積電極については、キャパシタ絶縁膜の形成工程で
既に充分な導電性が得られており、プレート電極につい
ても膜形成後のいずれかの工程で６５０℃以上の熱処理
を行なえば充分である。本実施例のように、データ線が
先に形成され、素子の微細化を図る上で、同データ線形
成以降の工程を極力低温化する必要がある場合には、こ
のような非晶質シリコン膜を形成することは極めて有効
である。

特に、キャパシタ形成に、低温膜形成技術、あるいはラ
ンプによる短時間熱処理等の実質的な低温化技術を用い
た場合には、その効果はより一層大きいものとなる。な
お、形成したシリコン膜を非晶質とするためには、形成
温度をさらに低くした方がより一層効果的である。その
際の問題は、膜の成長が遅くなることである。これは、
ジシランよりもさらに反応性の高いトリシラン（ｓｉａ
Ｈｓ）を用いることにより改善される。しかし、その場
合にも、実用的には４００℃が形成温度の下限である。

第２図は１本発明の第二の実施例であるＤＲＡＭの断面
概略図である。本実施例においては、第一の実施例にお
ける蓄積電極１０を加工する際のエツチングマスクに、
側壁を自己整合的に形成することにより、隣接する蓄積
電極間の間隔を最小加工寸法以下としている点が異なっ
ている０本側壁の形成法については、特開昭６２−２５
９４４５において論じられている。加工後における蓄積
電極間の距離は、０．３μｍであった。このように、蓄
積電極間の間隙が小さくなると、キャパシタ絶縁膜形成
後にプレート電極１２を形成する際に、ドーピングをい
かに行なうかが問題となる。これは、上記間隙がプレー
ト電極で埋めつくされてしまうからである。しかし、本
実施例においては、プレート電極においても、ドーピン
グしながらシリコン膜を形成しており、問題がない。上
記以外は第一の実施例と同様にして、ＤＲＡＭを完成し
た。本実施例においては、メモリーセルの面積は、４．
４μｌ１１２と、第一の実施例と変わらないにもかかわ
らず、キャパシタの容量は、６５ｆＦへと大きくなって
いる。

これは、上記したように、蓄積電極の平面積が増大する
とともに、側壁の面積も増加しているためである。

第９図に、本発明の第三の実施例の平面レイアウトを示
す、その作成方法を以下に説明する。第二の実施例と同
様にして蓄積電極１０を形成した後、溝２７に相当する
位置に開口部を有するエツチングマスクを形成し、再度
蓄積電極１０をエツチングする。その際、Ｗ種電極を構
成するシリコン膜がなくならないうちに、エツチングを
終了させた。

ｘｙで示した位置における該蓄積電極の断面を、第１０
図に模式的に示す。ここでは、下地の段差の影響は省略
しである。その後、第二の実施例と同様にして、キャパ
シタ絶縁膜の形成以降の工程を経て、ＤＲＡＭを完成さ
せた。キャパシタ容量は７９ｆＦであり、第一の実施例
の１．７倍の容量が得られた。

第１１図に１本発明の第四の実施例の平面レイアウトを
示す。その作成方法を以下に説明する。第一の実施例と
同様にして蓄積電極となるシリコン膜を形成した後、電
子線描画装置を用いてエツチングマスクを形成した。本
電子線描画装置の解像度は０．２μ履であり、第１１図
において斜線で示したパターンをほぼ忠実に形成できた
。その後、第二の実施例と同様にして、上記シリコン膜
の加工以降の工程を行ない、ＤＲＡＭを完成させた。キ
ャパシタ容量は７４ｆＦであり、第一の実施例の１．６
倍である。

第１２図に１本発明の第五の実施例の平面レイアウトを
示す。その作成方法を以下に説明する。第一の実施例と
同様にして蓄積電極接続孔１５までを形成した後、同接
続孔内に化学気相成長法を用いて選択的にタングステン
を成長させ、同接続孔を充填する。以下、第四の実施例
と同様にして、蓄積電極を構成するシリコン膜の形成以
降の工程を経て、ＤＲＡＭを完成させた。本実施例にお
いては、蓄積電極１０を構成するシリコン膜を加工する
際に、はとんどエツチングされることのない材料（タン
グステン）で接続孔内が充填されている。

そのため、第１２図に示したように、蓄積電極接続孔１
５が露出していても問題がない、その結果、同図のよう
に蓄積電極の側壁を長くするレイアウトが可能となり、
本発明の主旨である蓄積電極１０を厚くすることによる
効果を充分に発揮させることができた。キャパシタ容量
を測定したところ、８９ｆＦであり、第一の実施例の２
倍近い容量が得られた。なお、上記接続孔内にタングス
テンを充填するのに、選択成長にかえて、化学気相成長
法により全面にタングステンを形成した後、全面をエツ
チングして平面部分のタングステンを除去し、蓄積電極
接続孔１５内にのみタングステンを残した場合にも本発
明は有効であった。また、同接続孔内には、タングステ
ン以外の材料、例えばモリブデン、タンタル、あるいは
これらのシリコン化合物、あるいはこれらの積層膜等を
用いても良い。

〔発明の効果〕

以上に述べたように、本発明によれば、キャパシタ絶縁
膜を薄くしなくとも容量の大きなキャパシタを形成する
ことができるので、ＬＳＩ、特にＤＲＡＭの集積度が大
きく向上する。

【図面の簡単な説明】

第１図、第２図は本発明の実施例を示す断面概略図、第
３図は従来のレイアウト図、第５図、第７図、第９図、
第１１図、第１２図は本発明のレイアウト図、第４図は
従来のキャパシタ容量に関する計算結果を示す図、第６
図、第８図は本発明のキャパシタ容量に関する計算結果
を示す図、第１０図は本発明の実施例の一部分を示す断
面図である。 １・・・シリコン基板　　　２・・・素子分離絶縁膜３
．４・・・拡散層　　　　５・・・ゲート酸化膜６・・
・ワード線　　　　　７．９．１３・・・層間絶縁膜８
・・・データ線　　　　　１０・・・蓄積電極１１・・
・キャパシタ絶縁膜　１２・・・プレート電極１４・・
・ＡＱ配線　　　　　１５・・・蓄積電極接続孔２３・
・・データ線接続孔　　２７・・・溝代理人弁理士　　
中　村　純之助 第 図 」要・ｊ・カロエ、七去 Ｕム気 第６ 図 第 ７図 半ホ７７０二寸テ去 ｕ／ｐ□ 第８図 第１１図 第１２図

Claims (1)

1. 【特許請求の範囲】 １、絶縁膜を介して配置された二つの電極を有する容量
   と、少なくとも一つのトランジスタとよりなるメモリセ
   ルを有する半導体装置において、上記二つの電極の内、
   下方に配置された電極の厚さが、該電極とその下層の導
   電膜又は拡散層とを電気的に接続する接続孔の半径より
   も大きいことを特徴とする半導体装置。 ２、上記下方に配置された電極の厚さが、０．４μｍ以
   上、５μｍ以下である請求項１記載の半導体装置。 ３、上記下方に配置された電極の少なくとも一部がデー
   タ線の上部に配置されている請求項１記載の半導体装置
   。 ４、絶縁膜を介して配置された二つの電極を有する容量
   と、少なくとも一つのトランジスタとよりなるメモリセ
   ルを有する半導体装置において、上記二つの電極の内の
   少なくとも一方の電極の側壁における容量が、その平面
   における容量より大きいことを特徴とする半導体装置。 ５、絶縁膜を介して配置された二つの電極を有する容量
   と、少なくとも一つのトランジスタとよりなるメモリセ
   ルを有する半導体装置において、上記二つの電極の内、
   上方に配置された電極の厚さを２倍した値が、下方に配
   置された電極と隣接する他のメモリセルの電極との間の
   距離よりも大きいことを特徴とする半導体装置。