JPH1012895A - 単一電子素子 - Google Patents
単一電子素子Info
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- JPH1012895A JPH1012895A JP8163959A JP16395996A JPH1012895A JP H1012895 A JPH1012895 A JP H1012895A JP 8163959 A JP8163959 A JP 8163959A JP 16395996 A JP16395996 A JP 16395996A JP H1012895 A JPH1012895 A JP H1012895A
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- JP
- Japan
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- gate
- semiconductor layer
- electronic device
- island
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
される電位バリアを用いるが、高温動作に限界がある。 【解決手段】 不純物を1018〜1020cm-3程度含む
SOI基板内の、厚さ数Åから数百Åの半導体層107
をパターニングし、プラズマエッチングなどを用いてソ
ース101及びドレイン103を形成すると共に、これ
らソース101とドレイン103間に幅数Åから数百
Å、長さ数Åから数百Å程度の細線104を形成する。
細線中央部には104a、104bで示す2か所に数Å
から数百Å程度の幅の狭い領域を設け、この2つの領域
に挟まれた領域をアイランド109とする。アイランド
109上には絶縁膜108を介してゲート102が設け
られる。ゲート102に電圧を印加することにより、2
つの狭い電位バリアに挟まれたアイランド109を形成
できる。
Description
り、特に単一電子の移動により動作する単一電子素子に
関する。
細構造を持つ単一電子素子が知られている(Y.Takahash
i et.al.,IEDM Technical Digest,p.938,1994)。図5
はこの文献に記載された従来の単一電子素子の一例の構
成図を示し、同図(a)は上面図、同図(b)は図5
(a)のA−A’線断面図である。
には、まず、半導体基板505の上に埋め込み絶縁膜5
06が形成され、更にその上に単結晶のシリコン膜が形
成された、厚さ50nmのSOI(Silicon On Insulat
or)基板を用いて、ソース501とドレイン503を公
知の方法で形成後、これらソース501及びドレイン5
03と、ソース501とドレイン503間の長さ50n
m、幅50nmの細線504をプラズマエッチングを用
いて加工した後に熱酸化を行う。この熱酸化はソース5
01とドレイン503間の細線中央部に対し細線端の幅
を細くするためと、後に形成するゲート502と細線5
04との間でのショートを防止するために行う。
503間の細線中央部は、図5(a)、(b)に示すよ
うに熱酸化時の体積膨張に伴うストレスのため、酸化速
度が小さく、細線は中央が幅方向及び厚さ方向にそれぞ
れ膨らんだ形状のアイランド509となる。その後、公
知の方法により絶縁膜508を介してゲート502が形
成される。
印加して細線に反転層を誘起する場合、細線中央部に比
べ細線端の方が絶縁膜厚が厚いため、しきい値電圧が大
きくなる。また、細線中央部に比べて細線端の方が細線
幅が細くピンチオフし易い。このため、細線端は電位バ
リアとして働き、細線中央部に量子ドットが形成される
こととなる。この量子ドットのサイズは、数十nm程度
と小さいため、静電エネルギーは比較的大きく、室温に
おいてもクーロンブロッケイド振動が観測されている。
の単一電子素子の構造は、トンネルバリアとして細線端
に形成される電位バリアを用いるが、細線中の不純物濃
度が小さく、低温でキャリアがフリーズアウトするた
め、幅の広いバリアになってしまう。動作温度の向上の
ためには、幅が小さく障壁の高いバリアが必要である
が、細線中の不純物濃度を大きくするなどの方法により
バリア高を大きくすると、同時にバリア幅も大きくなる
ため、トンネリング抵抗が大きくなり過ぎ、高温動作に
限界があるという問題がある。
高温動作可能な単一電子素子を提供することを目的とす
る。
単一電子素子を提供することにある。
め、本発明は基板上に埋め込み絶縁膜及び半導体層が積
層され、半導体層がドレイン及びソースとそれらの間の
細線からなる構成とされた単一電子素子において、細線
を電気的に縮退する程度の不純物を導入し、かつ、複数
の電気的バリア領域に挟まれた少なくとも一つのアイラ
ンドが存在するように形成し、電気的バリア領域を細線
とは電気的に絶縁されたゲートに印加する電圧に基づき
空乏化する構成としたことを特徴とする。
電圧を印加した場合、細線の電気的バリア領域のみ完全
空乏化する。このゲート電圧を大きくしてバリア高を大
きくしても、細線の不純物濃度が電気的に縮退する程度
大きく、細線の長さ方向(長手方向)のバリア幅の増大
を小さくできる。
の幅を細線の他の領域の幅に比し小さくした領域か、細
線の厚さを細線の他の領域の厚さに比し小さくした領域
であることを特徴とする。
によりアイランドの近傍に形成されるか、半導体層を被
覆する絶縁膜上で、かつ、アイランドの近傍に形成され
ていることを特徴とする。
れ、互いに直列又は並列に接続されていることを特徴と
する。
て図面と共に説明する。
単一電子素子の第1の実施の形態の構成図を示し、同図
(a)は上面図、同図(b)は図1(a)のA−A’線
断面図である。
体基板105の上に埋め込み絶縁膜106が形成され、
更にその上に単結晶のシリコン膜が形成された、不純物
を1018〜1020cm-3程度含むSOI基板内の、厚さ
数Åから数百Åの半導体層107をパターニングし、プ
ラズマエッチングなどを用いてソース101及びドレイ
ン103を形成すると共に、これらソース101とドレ
イン103間に幅数Åから数百Å、長さ数Åから数百Å
程度の細線104を形成する。
示す2か所に数Åから数百Å程度の幅の狭い領域を設
け、この2つの領域に挟まれた領域をアイランド109
とする。アイランド109上には絶縁膜108を介して
ゲート102が設けられる。
する。半導体層107は不純物が1019cm-3程度導入
されているため、電気的に縮退しており、低温において
も金属的伝導を示す。しかしながら、ゲート102に電
圧を印加すると、細線104の表面を数nm程度空乏化
させることができる。このため、ゲート102にある程
度以上の値の電圧を印加した場合、細線幅の狭い前記2
か所の領域104a、104bのみ完全空乏化し、これ
らの領域に電位バリアが形成されることになる。
いくと、上記の電位バリア高は大きくなっていくが、細
線104中の不純物濃度が高いので、細線104の長さ
方向(長手方向)のバリア幅の増大は小さい。このよう
に、この第1の実施の形態においては、ゲート102に
電圧を印加することにより、2つの狭い電位バリアに挟
まれたアイランド109を形成でき、単一電子素子構造
を実現することができる。
の実施の形態について説明する。図2は本発明になる単
一電子素子の第2の実施の形態の構成図を示し、同図
(a)は上面図、同図(b)は図2(a)のA−A’線
断面図である。
体基板205の上に埋め込み絶縁膜206が形成され、
更にその上に単結晶のシリコン膜が形成された、不純物
を1018〜1020cm-3程度含むSOI基板内の、厚さ
数Åから数百Åの半導体層207をパターニングし、プ
ラズマエッチングなどを用いてソース201及びドレイ
ン203を形成すると共に、これらソース201とドレ
イン203間に幅数Åから数百Å、長さ数Åから数百Å
程度の細線204を形成する。
示す2か所に数Åから数百Å程度の厚さの小さい領域を
設け、この2つの領域に挟まれた領域をアイランド20
9とする。アイランド209上には絶縁膜208を介し
てゲート202が設けられる。
する。半導体層207は不純物が1019cm-3程度導入
されているため、電気的に縮退しており、低温において
も金属的伝導を示す。しかしながら、ゲート202に電
圧を印加すると、細線204の表面を数nm程度空乏化
させることができる。このため、ゲート202にある程
度以上の値の電圧を印加した場合、細線の厚さの小さい
領域204a、204bのみ完全空乏化し、これらの領
域に電位バリアが形成されることになる。
いくと、上記の電位バリア高は大きくなっていくが、細
線204中の不純物濃度が高いので、細線204の長さ
方向(長手方向)のバリア幅の増大は小さい。このよう
に、この第2の実施の形態においては、ゲート202に
電圧を印加することにより、2つの狭い電位バリアに挟
まれたアイランド209を形成でき、単一電子素子構造
を実現することができる。
の実施の形態について説明する。図3は本発明になる単
一電子素子の第3の実施の形態の構成図を示し、同図
(a)は上面図、同図(b)は図3(a)のA−A’線
断面図である。
体基板305の上に埋め込み絶縁膜306が形成され、
更にその上に単結晶のシリコン膜が形成された、不純物
を1018〜1020cm-3程度含むSOI基板内の、厚さ
数Åから数百Åの半導体層307をパターニングし、プ
ラズマエッチングなどを用いてソース301及びドレイ
ン303を形成すると共に、これらソース301とドレ
イン303間に幅数Åから数百Å、長さ数Åから数百Å
程度の細線304を形成する。
示す2か所に数Åから数百Å程度の幅の狭い領域が設け
られ、この2つの領域に挟まれた領域がアイランド30
9とされる。また、細線304形成と同時に半導体層3
07をパターニングすることにより、図3(a)に示す
ように、アイランド309から100nmの距離にゲー
ト302を形成する。アイランド309はパッシベーシ
ョンのために絶縁膜308で被覆される。
する。半導体層307は不純物が1019cm-3程度導入
されているため、電気的に縮退しており、低温において
も金属的伝導を示す。しかしながら、ゲート302に電
圧を印加すると、細線304の表面を数nm程度空乏化
させることができる。このため、ゲート302にある程
度以上の値の電圧を印加した場合、細線の幅の狭い領域
304a、304bのみ完全空乏化し、これらの領域に
電位バリアが形成されることになる。
いくと、上記の電位バリア高は大きくなっていくが、細
線304中の不純物濃度が高いので、細線304の長さ
方向(長手方向)のバリア幅の増大は小さい。このよう
に、この第3の実施の形態においては、ゲート302に
電圧を印加することにより、2つの狭い電位バリアに挟
まれたアイランド309を形成でき、単一電子素子構造
を実現することができる。
の実施の形態について説明する。図4は本発明になる単
一電子素子の第4の実施の形態の構成図を示し、同図
(a)は上面図、同図(b)は図3(a)のA−A’線
断面図である。
体基板405の上に埋め込み絶縁膜406が形成され、
更にその上に単結晶のシリコン膜が形成された、不純物
を1018〜1020cm-3程度含むSOI基板内の、厚さ
数Åから数百Åの半導体層307をパターニングし、プ
ラズマエッチングなどを用いてソース401及びドレイ
ン403を形成すると共に、これらソース401とドレ
イン403間に幅数Åから数百Å、長さ数Åから数百Å
程度の細線404を形成する。
404cで示す3か所に数Åから数百Å程度の幅の狭い
領域が設けられ、この3つの領域に挟まれた2領域がア
イランド409とされる。アイランド409上には絶縁
膜408を介してゲート402が形成される。
する。半導体層407は不純物が1019cm-3程度導入
されているため、電気的に縮退しており、低温において
も金属的伝導を示す。しかしながら、ゲート402に電
圧を印加すると、細線404の表面を数nm程度空乏化
させることができる。このため、ゲート402にある程
度以上の値の電圧を印加した場合、細線の幅の狭い領域
404a、404b、404cのみ完全空乏化し、これ
らの領域に電位バリアが形成されることになる。
いくと、上記の電位バリア高は大きくなっていくが、細
線404中の不純物濃度が高いので、細線404の長さ
方向(長手方向)のバリア幅の増大は小さい。
ては、ゲート402に電圧を印加することにより、狭い
電位バリアに挟まれた2つのアイランド409を形成で
き、アイランド409が直列に接続された単一電子素子
構造を実現することができる。また、この実施の形態で
は、アイランド409が直列に2つ接続されているた
め、コ・トンネリング(Co-Tunnelling)が起こりにく
く、明瞭なクーロンブロッケイド振動の観測ができる。
説明する。図1の実施の形態の実施例について説明す
る。図1の構造の単一電子素子を製造する方法として
は、まず、リンを5×1019cm-3程度含むシリコン基
板を用いて、そのシリコン基板中に酸素を高濃度イオン
注入し、シリコン基板中に酸化膜を形成するSIMOX
(Separation by Implanted Oxygen)法によりSOI基
板を形成する。埋め込み絶縁膜106の膜厚は300n
m、半導体層107の膜厚は50nm程度である。更
に、熱酸化を行うことにより、半導体層107の薄膜化
を行い、最終的に10nm程度の膜厚が実現できる。
去した後、電子線露光と反応性イオンエッチング(RI
E)技術により、半導体層107を加工してソース40
1及びドレイン403を形成すると共に、それらの間を
幅10nm、長さ100nmの細線状に加工する。細線
中央部に隣接して2か所104a、104bに幅の狭い
領域を設け、この領域に挟まれた領域をアイランド10
9とする。細線幅の狭い領域は、電子線露光の際に細線
104に幅の狭い領域を設けることにより形成可能であ
る。この幅の狭い領域の幅は5nm、長さは10nm程
度のものが実現可能である。また、アイランド109の
長さは約10nm程度である。
D)法により100nm程度の厚さのシリコン酸化膜を
成長し、絶縁膜108を形成する。続いて、光リソグラ
フィ技術とRIEエッチング技術とにより、ソース10
1及びドレイン103の各領域上の絶縁膜108にコン
タクトホールを開口し、この後アルミニウムを300n
m程度蒸着する。光リソグラフィ技術とRIEエッチン
グ技術によりアルミニウムの加工を行い、ソース10
1、ドレイン103への電極形成及びゲート102の形
成を絶縁膜108上に同時に行う。
において、ゲート102に−3V以上の負電圧を印加し
た場合、温度4Kにおいて明瞭なクーロンブロッケイド
振動が観測された。また、この振動は77Kにおいても
観測され、高温動作可能であることが確認できた。
ついて説明する。図2の構造の単一電子素子を製造する
方法としては、まず、リンを5×1019cm-3程度含む
シリコン基板を用いて、SIMOX法によりSOI基板
を形成する。埋め込み絶縁膜206の膜厚は300n
m、半導体層207の膜厚は50nm程度である。更
に、熱酸化を行うことにより、半導体層207の薄膜化
を行い、最終的に10nm程度の膜厚が実現できる。
去した後、電子線露光とRIEエッチング技術により、
半導体層207を加工してソース201及びドレイン2
03を形成すると共に、それらの間を幅10nm、長さ
100nmの細線状に加工する。細線中央部に隣接して
2か所204a、204bに厚さの小さい領域を設け、
この領域に挟まれた領域をアイランド209とする。細
線の厚さの小さい領域の長さは20nm、厚さは5nm
程度のものが実現可能である。また、アイランド209
の領域の長さは、約20nm程度である。
nm程度の厚さのシリコン酸化膜を成長し、絶縁膜20
8を形成する。続いて、光リソグラフィ技術とRIEエ
ッチング技術とにより、ソース201及びドレイン20
3の各領域上の絶縁膜208にコンタクトホールを開口
し、この後アルミニウムを300nm程度蒸着する。光
リソグラフィ技術とRIEエッチング技術によりアルミ
ニウムの加工を行い、ソース201、ドレイン203へ
の電極形成及びゲート202の形成を絶縁膜208上に
同時に行う。
において、ゲート202に−2.5V以上の負電圧を印
加した場合、温度4Kにおいて明瞭なクーロンブロッケ
イド振動が観測された。また、この振動は50Kにおい
ても観測され、高温動作可能であることが確認できた。
ついて説明する。図3の構造の単一電子素子を製造する
方法としては、まず、リンを5×1019cm-3程度含む
シリコン基板を用いて、SIMOX法によりSOI基板
を形成する。埋め込み絶縁膜306の膜厚は300n
m、半導体層307の膜厚は50nm程度である。更
に、熱酸化を行うことにより、半導体層307の薄膜化
を行い、最終的に10nm程度の膜厚が実現できる。
去した後、電子線露光とRIEエッチング技術により、
半導体層307を加工してソース301及びドレイン3
03を形成すると共に、それらの間を幅10nm、長さ
100nmの細線状に加工する。細線中央部には隣接し
て2か所304a、304bに細線幅の狭い領域を設
け、この領域に挟まれた領域をアイランド309とす
る。細線幅の狭い領域は電子線露光の際、パターン形成
を行う。この細線幅の狭い領域の幅は5nm、長さは1
0nm程度のものが実現可能である。また、アイランド
309の領域の長さは、約20nm程度である。
307の加工を行うことにより、ゲート302を形成す
る。次に、デバイス上にCVD法により100nm程度
の厚さのシリコン酸化膜を成長し、絶縁膜308を形成
する。続いて、光リソグラフィ技術とRIEエッチング
技術とにより、ソース301及びドレイン303とゲー
ト302の各領域上の絶縁膜308にコンタクトホール
を開口し、この後アルミニウムを300nm程度蒸着す
る。光リソグラフィ技術とRIEエッチング技術により
アルミニウムの加工を行い、ソース301、ドレイン3
03及びゲート302への電極形成を絶縁膜308上に
同時に行う。
において、ゲート302に−1.1V以上の負電圧を印
加した場合、温度4Kにおいて明瞭なクーロンブロッケ
イド振動が観測された。また、この振動は77Kにおい
ても観測され、高温動作可能であることが確認できた。
ついて説明する。図4の構造の単一電子素子を製造する
方法としては、まず、リンを5×1019cm-3程度含む
シリコン基板を用いて、SIMOX法によりSOI基板
を形成する。埋め込み絶縁膜406の膜厚は300n
m、半導体層407の膜厚は50nm程度である。更
に、熱酸化を行うことにより、半導体層407の薄膜化
を行い、最終的に10nm程度の膜厚が実現できる。
去した後、電子線露光とRIEエッチング技術により、
半導体層407を加工してソース401及びドレイン4
03を形成すると共に、それらの間を幅10nm、長さ
100nmの細線状に加工する。細線中央部には隣接し
て3か所404a、404b、404cに細線幅の狭い
領域を設け、この領域に挟まれた2つの領域をアイラン
ド409とする。細線幅の狭い領域は電子線露光の際、
パターン形成を行う。この細線幅の狭い領域の幅は5n
m、長さは10nm程度のものが実現可能である。ま
た、アイランド409の領域の長さは、約10nm程度
である。
nm程度の厚さのシリコン酸化膜を成長し、絶縁膜40
8を形成する。続いて、光リソグラフィ技術とRIEエ
ッチング技術とにより、ソース401及びドレイン40
3の各領域上の絶縁膜408にコンタクトホールを開口
し、この後アルミニウムを300nm程度蒸着する。光
リソグラフィ技術とRIEエッチング技術によりアルミ
ニウムの加工を行い、ソース401、ドレイン403へ
の電極形成及びゲート402の形成を絶縁膜408上に
同時に行う。
において、ゲート402に−3V以上の負電圧を印加し
た場合、温度4Kにおいて明瞭なクーロンブロッケイド
振動が観測された。また、この振動は77Kにおいても
観測され、高温動作可能であることが確認できた。
説明したが、本発明はこれに限定されるものではなく、
以下の変形例が考えられるものである。すなわち、SO
I基板の代わりにSOS(Silicon On Sapphire)基板
を用いてもよい。また、酸化膜上のポリシリコンあるい
はそのポリシリコンをアニールすることにより、単結晶
化した半導体を半導体層107、207、307、40
7として用いてもよい。
ントはn型不純物のリンを用いたが、ホウ素等のp型不
純物でもよい。ただし、この場合は、ソース、ドレイン
の導電型はp型となる。また、絶縁膜108、208、
308、408としてシリコン酸化膜以外に、シリコン
窒化膜やSiON膜を用いてもよい。また、第3の実施
の形態においては、幅の狭い領域を持つ細線304の構
造について説明したが、第2の実施の形態のように、厚
さの小さい領域を持つ細線についても半導体層でゲート
を形成することは容易に可能である。
ランド409を形成するように説明したが、3つ以上の
アイランドが直列に接続された構造とすることも容易に
実現可能である。また、更に、2つ以上のアイランドが
並列に接続された構造(例えばソース401とドレイン
403の間に細線404を複数本並列に形成する)も同
様に実現可能である。
バリア高を大きくしても、細線の不純物濃度が電気的に
縮退する程度大きく、細線の長さ方向(長手方向)のバ
リア幅の増大を小さくでき、アイランドを幅の狭くエネ
ルギー障壁の高いバリアで電気的に閉じ込めることがで
きるため、デバイスの数十K以上の高温動作を可能にで
きる。
によりアイランドの近傍に形成されるようにすることに
より、ゲートを細線と同一のプロセスで形成できるた
め、デバイス作製工程を簡略化できる。
成され、互いに直列接続ことにより、コ・トンネリング
の影響を低減でき、よって明瞭なクーロンブロッケイド
振動を観測できる。また、互いに並列接続することによ
り特性ぱらつきを低減できる。
Claims (6)
- 【請求項1】 基板上に埋め込み絶縁膜及び半導体層が
積層され、該半導体層がドレイン及びソースとそれらの
間の細線からなる構成とされた単一電子素子において、 前記細線を電気的に縮退する程度の不純物を導入し、か
つ、複数の電気的バリア領域に挟まれた少なくとも一つ
のアイランドが存在するように形成し、前記電気的バリ
ア領域を前記細線とは電気的に絶縁されたゲートに印加
する電圧に基づき空乏化する構成としたことを特徴とす
る単一電子素子。 - 【請求項2】 前記電気的バリア領域は、前記細線の幅
を該細線の他の領域の幅に比し小さくした領域であるこ
とを特徴とする請求項1記載の単一電子素子。 - 【請求項3】 前記電気的バリア領域は、前記細線の厚
さを該細線の他の領域の厚さに比し小さくした領域であ
ることを特徴とする請求項1記載の単一電子素子。 - 【請求項4】 前記ゲートは、前記半導体層により前記
アイランドの近傍に形成されていることを特徴とする請
求項1乃至3のうちいずれか一項記載の単一電子素子。 - 【請求項5】 前記ゲートは、前記半導体層を被覆する
絶縁膜上で、かつ、前記アイランドの近傍に形成されて
いることを特徴とする請求項1乃至3のうちいずれか一
項記載の単一電子素子。 - 【請求項6】 前記アイランドは複数形成され、互いに
直列又は並列に接続されていることを特徴とする請求項
1乃至3のうちいずれか一項記載の単一電子素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8163959A JP2760345B2 (ja) | 1996-06-25 | 1996-06-25 | 単一電子素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8163959A JP2760345B2 (ja) | 1996-06-25 | 1996-06-25 | 単一電子素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1012895A true JPH1012895A (ja) | 1998-01-16 |
JP2760345B2 JP2760345B2 (ja) | 1998-05-28 |
Family
ID=15784078
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8163959A Expired - Fee Related JP2760345B2 (ja) | 1996-06-25 | 1996-06-25 | 単一電子素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2760345B2 (ja) |
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