JPS58182914A - Cmosヒステリシス回路 - Google Patents
Cmosヒステリシス回路Info
- Publication number
- JPS58182914A JPS58182914A JP6534282A JP6534282A JPS58182914A JP S58182914 A JPS58182914 A JP S58182914A JP 6534282 A JP6534282 A JP 6534282A JP 6534282 A JP6534282 A JP 6534282A JP S58182914 A JPS58182914 A JP S58182914A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- fets
- voltage
- circuit
- increasing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、相補形MO8電界効果トランジスタ(以下C
MO8という)で構成されるヒステリシス回路の改良に
関するものである。
MO8という)で構成されるヒステリシス回路の改良に
関するものである。
一般に、CMUSで構成されるヒステリシス(シーミツ
トトリガ)回路は、第1図に示すように、Pチャンネル
形MO8電界効果トランジスタ(以下PM、O8という
)・Q、に直列に2MO8・Q、とPMO8争QJから
なる並列回路な接続し、さしに、直列にNチャンネル形
MO8電界効果トランジスタ(以下NMO8という)・
Q4を接続し、8MO8−Q、のドレイ/電圧をイ/パ
ータINVで反転して出力端子0LITに出力すると共
に、その出力YPMO8・Q、のゲートに帰還するよう
に構成されている。このシュミットトリガ回路のヒステ
リシス特性を第2図に示す。第2図において、縦軸は出
力電圧v 1横軸は入力電UT 圧vINである。このシーミツトトリガ回路は、第2図
に示すように、入力端子INの入力電圧を低レベル(0
ボルト)からだんだん増加して行くと、出力電圧V。U
、は、最初のうちは低レベル電圧vLのまま変らず、入
力電圧vXNがNMo5−Q4のドレイン電子Aの上限
しきい値電圧y+になると、急激に増加して所定の高レ
ベル電圧VH(Sボルト)で飽和する。また、入力電圧
v1Nを前記上限しきい値電圧vT+からだんだん減少
させて行くと、出力電圧V。UTは、高レベル電圧vT
1のまま保持され、入力電圧■INが前記NMO8−Q
、のドレイン電子Aの下限しぎい値電圧V、−になった
とき、急激に減少して低レベル電圧vLVcなる。
トトリガ)回路は、第1図に示すように、Pチャンネル
形MO8電界効果トランジスタ(以下PM、O8という
)・Q、に直列に2MO8・Q、とPMO8争QJから
なる並列回路な接続し、さしに、直列にNチャンネル形
MO8電界効果トランジスタ(以下NMO8という)・
Q4を接続し、8MO8−Q、のドレイ/電圧をイ/パ
ータINVで反転して出力端子0LITに出力すると共
に、その出力YPMO8・Q、のゲートに帰還するよう
に構成されている。このシュミットトリガ回路のヒステ
リシス特性を第2図に示す。第2図において、縦軸は出
力電圧v 1横軸は入力電UT 圧vINである。このシーミツトトリガ回路は、第2図
に示すように、入力端子INの入力電圧を低レベル(0
ボルト)からだんだん増加して行くと、出力電圧V。U
、は、最初のうちは低レベル電圧vLのまま変らず、入
力電圧vXNがNMo5−Q4のドレイン電子Aの上限
しきい値電圧y+になると、急激に増加して所定の高レ
ベル電圧VH(Sボルト)で飽和する。また、入力電圧
v1Nを前記上限しきい値電圧vT+からだんだん減少
させて行くと、出力電圧V。UTは、高レベル電圧vT
1のまま保持され、入力電圧■INが前記NMO8−Q
、のドレイン電子Aの下限しぎい値電圧V、−になった
とき、急激に減少して低レベル電圧vLVcなる。
!ltl記上限シ!Li11(圧VT”ハ、2MO8−
Q、。
Q、。
Qs 、Qs の直並夕IJ回路のβ、W /Lと8
MO8−Q4のβNW/Lの比で決まり、下限しきい値
電圧v、”ハ、PMOS” Qt −Qt ’)直列
回路のβ、VLと8MO8−Q4のβNW/Lの比で決
まる。ここで、βPPNはチャンネルコンダクタンス、
Wはチャンネル幅、Lはチャンネル長である。
MO8−Q4のβNW/Lの比で決まり、下限しきい値
電圧v、”ハ、PMOS” Qt −Qt ’)直列
回路のβ、VLと8MO8−Q4のβNW/Lの比で決
まる。ここで、βPPNはチャンネルコンダクタンス、
Wはチャンネル幅、Lはチャンネル長である。
前記第1図に示すようなシ為ミツトトリガ回路において
は、ヒステリシス幅ΔvT(=vT”−v、−)を大き
くして、ノイズマージンを良くしたい場合、ヒステリシ
ス幅△vT を大きくするには、8MO8・Q4のW/
LをPMoS、Q、のW/Lよりも極めて大きく、2M
O8−Q8.Q、のW/Lよりも極めて小さくする((
W/L ) *<<<w/L’h<< (W/L )
1 、 (W/Lm))必要がある。すなわち、8M
O8・Q4のコンダクタンスが上限しきい値電圧vTf
、下限しきい値電圧vT−の両方に関係しており、しか
も相反する負性な要求するため、これを実現するには極
めて困難であり、かつ、寸法が大きくなる問題があった
。
は、ヒステリシス幅ΔvT(=vT”−v、−)を大き
くして、ノイズマージンを良くしたい場合、ヒステリシ
ス幅△vT を大きくするには、8MO8・Q4のW/
LをPMoS、Q、のW/Lよりも極めて大きく、2M
O8−Q8.Q、のW/Lよりも極めて小さくする((
W/L ) *<<<w/L’h<< (W/L )
1 、 (W/Lm))必要がある。すなわち、8M
O8・Q4のコンダクタンスが上限しきい値電圧vTf
、下限しきい値電圧vT−の両方に関係しており、しか
も相反する負性な要求するため、これを実現するには極
めて困難であり、かつ、寸法が大きくなる問題があった
。
本発明は、酌記問題を解消するため罠なされたものであ
り、その特徴は、CMUS″′Q構成されるシェミット
トリガ回路において、前記CMO8の寸法を大きくする
ことなく、ヒステリシスの幅な大きくする手段を備えた
ことにある。
り、その特徴は、CMUS″′Q構成されるシェミット
トリガ回路において、前記CMO8の寸法を大きくする
ことなく、ヒステリシスの幅な大きくする手段を備えた
ことにある。
以下実施例とともに本発明の詳細な説明する。
第3図は、本発明の一実施例の回路構成な示す図であり
、第1図と同一のものは同一記号を付けてあり、その説
明は省略する。
、第1図と同一のものは同一記号を付けてあり、その説
明は省略する。
本実施例は、第3図に示すように、2MO8・Q、とN
MU S IIQ*の直列回路と、2MO8−Qsと
N MU 5−Q4の直列回路な並列に配置し、それぞ
れのドレイン電子A、、A、を接続し、該ドレイン電子
A、に信号反転用インバータINVな介して出力膚子O
UTが接続される。
MU S IIQ*の直列回路と、2MO8−Qsと
N MU 5−Q4の直列回路な並列に配置し、それぞ
れのドレイン電子A、、A、を接続し、該ドレイン電子
A、に信号反転用インバータINVな介して出力膚子O
UTが接続される。
前記インバータINVの出力は、PMO8@Qs及びN
MO5−Q4のそれぞれのゲートに帰還されるように
接続される。また、PMO8+IQ、及びNMO8Qt
のそれぞれのゲートは入力端子INに接続さtたもので
ある。
MO5−Q4のそれぞれのゲートに帰還されるように
接続される。また、PMO8+IQ、及びNMO8Qt
のそれぞれのゲートは入力端子INに接続さtたもので
ある。
次に本実施例の動作を説明する。
第3図において、入力端子INに低レベル(0ボルト)
の入力電圧が入力すると、PMoS−Q。
の入力電圧が入力すると、PMoS−Q。
がオンし、NMO8Qtがオフとなるので、接続点AI
、A、の電圧は高レベルとなる。この高レベル電圧は
、インバータINVで反転されて低レベルの出力電圧■
、となって出力端子QUTから出力されると共に、PM
O8@Q、及び8MO8”Q4 のゲートに印加される
。これによりPMO8拳Q、がオンし、NMO8@Q4
がオフして前記出力電圧vLtt安定せしめる。そして
、入力端子INの入力電圧vINヲ0ボルトからだんだ
ん増加させて行くと、2MO8−Qtのコンダクタンス
が減少し8MO8−Qtのコンダクタンスが増大する為
A、、A、点の電位が低下し始める。
、A、の電圧は高レベルとなる。この高レベル電圧は
、インバータINVで反転されて低レベルの出力電圧■
、となって出力端子QUTから出力されると共に、PM
O8@Q、及び8MO8”Q4 のゲートに印加される
。これによりPMO8拳Q、がオンし、NMO8@Q4
がオフして前記出力電圧vLtt安定せしめる。そして
、入力端子INの入力電圧vINヲ0ボルトからだんだ
ん増加させて行くと、2MO8−Qtのコンダクタンス
が減少し8MO8−Qtのコンダクタンスが増大する為
A、、A、点の電位が低下し始める。
さらに入力電圧が上昇しA、、A、点の電位がインバー
タINVのしきい値電圧よりも低下すると出力電圧が高
レベルvHに反転する。この高レベル電圧が2MO8−
Q、及びNM□S−Q、のゲートに印加されるためQ、
がオフしQ4がオンしてA、、A、点の電位が急激に低
下し、前記出力電圧■Hヲ安定せしめる。この時の入力
電圧がvT+となる。
タINVのしきい値電圧よりも低下すると出力電圧が高
レベルvHに反転する。この高レベル電圧が2MO8−
Q、及びNM□S−Q、のゲートに印加されるためQ、
がオフしQ4がオンしてA、、A、点の電位が急激に低
下し、前記出力電圧■Hヲ安定せしめる。この時の入力
電圧がvT+となる。
次に、この状態から入力電圧を減少させていくと、P
MU S−Qtのコンダクタンスが増大しNMUS−Q
Rのコンダクタンスが減少する為AI。
MU S−Qtのコンダクタンスが増大しNMUS−Q
Rのコンダクタンスが減少する為AI。
A1点の電位が上昇し始める。さらに入力電圧が低下し
A1 、A、点の電位がインバータINVのしきい11
[電圧よりも上昇すると出力電圧が低レベル■、に反転
する。この低レベル11を圧が2MO8・Q、及び8M
O8−Qtのゲートに印加されるためQ、がオン、Q4
がオフしてA、、A、点の電位が急激に上昇し前記出力
電圧vLを安定せしめる、この時の入力端子がvT−と
なる。
A1 、A、点の電位がインバータINVのしきい11
[電圧よりも上昇すると出力電圧が低レベル■、に反転
する。この低レベル11を圧が2MO8・Q、及び8M
O8−Qtのゲートに印加されるためQ、がオン、Q4
がオフしてA、、A、点の電位が急激に上昇し前記出力
電圧vLを安定せしめる、この時の入力端子がvT−と
なる。
ココテ、VT”ハP MOS −Q、 )W/L トN
MS”QtのW/Lの比で決まる。(この場合PMO8
−Q、は通常W/LがQ、に比べて小さく又ゲートソー
ス間電圧も小さいので無視し得る)一方vT−は2MO
811Q、と8MO8−Q、のW/Lの比によって決ま
る。(NMQS@Q、はQ4比べてW/Lが小さく又ゲ
ートソース間電圧も小さいので無視し得る) 前記のことかられかるように、上限しきい値電圧V+と
下限しきい値電圧■1−がそれぞれ別の条件によって決
まるため、MO8寸法が特に大きくなることなくヒステ
リシス幅ΔVT V大きくとれる。
MS”QtのW/Lの比で決まる。(この場合PMO8
−Q、は通常W/LがQ、に比べて小さく又ゲートソー
ス間電圧も小さいので無視し得る)一方vT−は2MO
811Q、と8MO8−Q、のW/Lの比によって決ま
る。(NMQS@Q、はQ4比べてW/Lが小さく又ゲ
ートソース間電圧も小さいので無視し得る) 前記のことかられかるように、上限しきい値電圧V+と
下限しきい値電圧■1−がそれぞれ別の条件によって決
まるため、MO8寸法が特に大きくなることなくヒステ
リシス幅ΔVT V大きくとれる。
また、本発明の回路構成では、前記上限しきい値電圧及
び下限しきい値電圧を簡単に変化させることができるた
め、必l!に応じてヒステリシスの上限及び下限を移動
させることもできる。
び下限しきい値電圧を簡単に変化させることができるた
め、必l!に応じてヒステリシスの上限及び下限を移動
させることもできる。
以上説明した如く、本発明によれば、0MO8の寸法を
大きくさせることなく、CMOSシュミットトリガ回路
のヒステリシス幅を大きくとることができ、また、上限
しきい値電圧を電源電圧に近い値に、下限しきい値電圧
な接地電位(0ボルト)に近い値に設定することも容易
にできる。
大きくさせることなく、CMOSシュミットトリガ回路
のヒステリシス幅を大きくとることができ、また、上限
しきい値電圧を電源電圧に近い値に、下限しきい値電圧
な接地電位(0ボルト)に近い値に設定することも容易
にできる。
第1図は、CMOSヒステリシス回路の一例を示す図。
第2図は、第1図の(、’M(JSヒスプリシス回路の
ヒスプリシス時性を示−す図、 第3図は、本発明の一実施例の回路構成を示す図である
。 Q、、Q、・・・PMO8,Q、、Q、・・・NMO8
、INV・・・インバータ、IN・・・入力端子、OU
T・・・出力1子、vcc・・・電源。
ヒスプリシス時性を示−す図、 第3図は、本発明の一実施例の回路構成を示す図である
。 Q、、Q、・・・PMO8,Q、、Q、・・・NMO8
、INV・・・インバータ、IN・・・入力端子、OU
T・・・出力1子、vcc・・・電源。
Claims (1)
- 相補形MO8電界効果トランジスタで構成されるシーミ
ツトトリガ回路において、前記相補形MO8電界効果ト
ランジスタの寸法な大きくすることなく、ヒステリシス
幅を大きくする手段を備えたことな特徴とするCMOS
ヒステリシス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6534282A JPS58182914A (ja) | 1982-04-21 | 1982-04-21 | Cmosヒステリシス回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6534282A JPS58182914A (ja) | 1982-04-21 | 1982-04-21 | Cmosヒステリシス回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58182914A true JPS58182914A (ja) | 1983-10-26 |
Family
ID=13284172
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6534282A Pending JPS58182914A (ja) | 1982-04-21 | 1982-04-21 | Cmosヒステリシス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58182914A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63172513A (ja) * | 1986-11-25 | 1988-07-16 | ナームローゼ フェンノートチャップ フィリップス グロエイラムペンファブリーケン | 動的ヒステリシスを有するスイッチング装置 |
JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
US7183826B2 (en) | 2004-03-11 | 2007-02-27 | Seiko Epson Corporation | High hysteresis width input circuit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5474353A (en) * | 1977-11-25 | 1979-06-14 | Sanyo Electric Co Ltd | Hysteresis circuit |
-
1982
- 1982-04-21 JP JP6534282A patent/JPS58182914A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5474353A (en) * | 1977-11-25 | 1979-06-14 | Sanyo Electric Co Ltd | Hysteresis circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63172513A (ja) * | 1986-11-25 | 1988-07-16 | ナームローゼ フェンノートチャップ フィリップス グロエイラムペンファブリーケン | 動的ヒステリシスを有するスイッチング装置 |
JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
US7183826B2 (en) | 2004-03-11 | 2007-02-27 | Seiko Epson Corporation | High hysteresis width input circuit |
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