JPS58182271A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58182271A JPS58182271A JP57064684A JP6468482A JPS58182271A JP S58182271 A JPS58182271 A JP S58182271A JP 57064684 A JP57064684 A JP 57064684A JP 6468482 A JP6468482 A JP 6468482A JP S58182271 A JPS58182271 A JP S58182271A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、絶縁ＩＩＪ：にゲート電極を配し下部シリ
コン基板のポテンシャルを制御するＭＯＢ型半導体ｆｌ
−に係９、特に入力ＭＯ８）ランジスタのゲートｍ護に
適した半導体装置に関する０〔発明の技術的背景〕 半導体装置、特に絶＃＆酸化膜上にゲー）１１極を配し
、ドのシリコン基板のポテンシャルを制御しているＭ
Ｏ８（Ｍｅ 岨０ｘｉｄｅ ８ｅｔｎ凰ｃｏｎｄｕｃｔ
ｏｒ）臘半導体装装置においては、入カイ／ビーダンス
が極めて高く、しカーも酸化膜の厚さが４００−１００
ＯＡと簿く、絶縁耐圧が加〜１００ Ｖと低い丸めに、
摩擦等による静電気によって入力端子のゲート部の酸化
膜（ゲート酸化膜）が容易に破壊されてしまう。従って
、ＭＯ＆ｆｉ半導体装置の入力端子にはｐｎ接合の順方
向特性あるいはブレークダウン特性を利用した保護回路
が必らず設けられ、ゲート酸化膜の破壊を防止するよう
になっている。
コン基板のポテンシャルを制御するＭＯＢ型半導体ｆｌ
−に係９、特に入力ＭＯ８）ランジスタのゲートｍ護に
適した半導体装置に関する０〔発明の技術的背景〕 半導体装置、特に絶＃＆酸化膜上にゲー）１１極を配し
、ドのシリコン基板のポテンシャルを制御しているＭ
Ｏ８（Ｍｅ 岨０ｘｉｄｅ ８ｅｔｎ凰ｃｏｎｄｕｃｔ
ｏｒ）臘半導体装装置においては、入カイ／ビーダンス
が極めて高く、しカーも酸化膜の厚さが４００−１００
ＯＡと簿く、絶縁耐圧が加〜１００ Ｖと低い丸めに、
摩擦等による静電気によって入力端子のゲート部の酸化
膜（ゲート酸化膜）が容易に破壊されてしまう。従って
、ＭＯ＆ｆｉ半導体装置の入力端子にはｐｎ接合の順方
向特性あるいはブレークダウン特性を利用した保護回路
が必らず設けられ、ゲート酸化膜の破壊を防止するよう
になっている。
しかし、近時の高集積化に伴い、ゲート酸化膜の薄膜化
、素子の微細化等が進み、従来のゲート保護回路では充
分に静鑞気から保護することができないような状況にあ
る。
、素子の微細化等が進み、従来のゲート保護回路では充
分に静鑞気から保護することができないような状況にあ
る。
第１図はＭＯ８＠半導体装置における従来のゲート保護
回路の典型的な例を示すものである。同図において、ｌ
は入力端子で、この入力端子ｌは抵抗Ｒを介して保護さ
れるべき入力Ｍ０８トランジスタＴ２のゲートに接続さ
れている。この抵抗ａと入力ＭＯ８）ランジスタＴ２の
ゲートとの接続点には、抵抗Ｂと共に保護回路を構成す
るＭＯＳ ）ランジスタＴ１のドレインが接続されてい
る。このＭＯＳ）ランジスタＴＩのソース及びゲートに
は低電位側の電源電圧Ｖｓｓが印加されている。従って
ゲートに電源電圧Ｖｓａが印加されているためＭＯ８ト
ランジスタＴＩのドレイン側におけるｐｎ接合のブレー
クダウン電圧が、 ＭＯＳ トランジスタＴ１が接続さ
れていない場合より低下し、これにより入力トランジス
タＴ２のゲート酸化膜破壊からの保護能力が増している
。
回路の典型的な例を示すものである。同図において、ｌ
は入力端子で、この入力端子ｌは抵抗Ｒを介して保護さ
れるべき入力Ｍ０８トランジスタＴ２のゲートに接続さ
れている。この抵抗ａと入力ＭＯ８）ランジスタＴ２の
ゲートとの接続点には、抵抗Ｂと共に保護回路を構成す
るＭＯＳ ）ランジスタＴ１のドレインが接続されてい
る。このＭＯＳ）ランジスタＴＩのソース及びゲートに
は低電位側の電源電圧Ｖｓｓが印加されている。従って
ゲートに電源電圧Ｖｓａが印加されているためＭＯ８ト
ランジスタＴＩのドレイン側におけるｐｎ接合のブレー
クダウン電圧が、 ＭＯＳ トランジスタＴ１が接続さ
れていない場合より低下し、これにより入力トランジス
タＴ２のゲート酸化膜破壊からの保護能力が増している
。
上記ゲート保護回路にシいては、入力−子ｌに印加され
先高電圧は、抵抗Ｂを通り、急峻な波形がなまらされた
後、ＭＯＳ）ランジスタＴｌのｐｎ接合部に入り、電圧
がクランプさｎる。これによ少入力ＭＯ８）ランジスタ
Ｔ２が１ＩｌｌＩｉ′Ｉｌ圧から保護されるものである
。
先高電圧は、抵抗Ｂを通り、急峻な波形がなまらされた
後、ＭＯＳ）ランジスタＴｌのｐｎ接合部に入り、電圧
がクランプさｎる。これによ少入力ＭＯ８）ランジスタ
Ｔ２が１ＩｌｌＩｉ′Ｉｌ圧から保護されるものである
。
槙２図は、第１図の回路の実際のパターン配置を示すも
のである。同図において、ポンディングパッド４からｌ
配線５が引き出され、との）ｌ配線５はその先端部にお
いてコンタクトホール６を介して上記抵抗凡の一端部に
接続されている。抵抗Ｒは拡散層やポリシリコンで形成
され比較的長く配線された後で、ＭＯＳ ）ランジスタ
Ｔｌの拡舷１１＃に接続され、さらにコンタクトホール
’Ｊ、８を介して入力トランジスタＴ２のポリシリコン
よりなるゲート電極ＧＥに接続される。ここで抵抗Ｒは
通常５０００〜数にΩのものを用い、この抵抗により１
〜５ｎＳの時定数を与え、立上が秒の鋭いパルスのピー
ク電圧を減少させるとと４Ｋ、拡散層部での順、逆方向
の応答が可能となる様時定数を調整している。しかしこ
の様な従来技術では、入力トランジスタＴ２のゲート保
１は、ゲート保護回路に全て頼っている丸めゲート酸化
膜が薄くなって角でいる現在ではそのゲート保護回路の
設計が弗常に雛しくなり、場合によってはゲート保護回
路の保護能力が充分でないために入力トランジスタＴ２
が破壊してしまう事故がしばしば発生しており改梼が必
要な状況にある。
のである。同図において、ポンディングパッド４からｌ
配線５が引き出され、との）ｌ配線５はその先端部にお
いてコンタクトホール６を介して上記抵抗凡の一端部に
接続されている。抵抗Ｒは拡散層やポリシリコンで形成
され比較的長く配線された後で、ＭＯＳ ）ランジスタ
Ｔｌの拡舷１１＃に接続され、さらにコンタクトホール
’Ｊ、８を介して入力トランジスタＴ２のポリシリコン
よりなるゲート電極ＧＥに接続される。ここで抵抗Ｒは
通常５０００〜数にΩのものを用い、この抵抗により１
〜５ｎＳの時定数を与え、立上が秒の鋭いパルスのピー
ク電圧を減少させるとと４Ｋ、拡散層部での順、逆方向
の応答が可能となる様時定数を調整している。しかしこ
の様な従来技術では、入力トランジスタＴ２のゲート保
１は、ゲート保護回路に全て頼っている丸めゲート酸化
膜が薄くなって角でいる現在ではそのゲート保護回路の
設計が弗常に雛しくなり、場合によってはゲート保護回
路の保護能力が充分でないために入力トランジスタＴ２
が破壊してしまう事故がしばしば発生しており改梼が必
要な状況にある。
この発明は上記事情に鑑みてなされ友もので。
その目的は、ゲート酸化膜の倣−を防止し、ゲート保纒
樟純の向上し九半導体装置をＩＩ供す石ことＫある。
樟純の向上し九半導体装置をＩＩ供す石ことＫある。
この発明は、入力Ｍ０８トランジスタのゲー）（極端部
上面の少くとも一部をゲート電極と同電位の導体で覆い
ゲート電極端部での電界の平均化を＋＜り局部的な電界
集中によるゲー） ’ｉｌｌ極破壊全破壊卜するもので
ある。
上面の少くとも一部をゲート電極と同電位の導体で覆い
ゲート電極端部での電界の平均化を＋＜り局部的な電界
集中によるゲー） ’ｉｌｌ極破壊全破壊卜するもので
ある。
以Ｆ１図面を参照してこの発明の一実施例を説明するが
、その前に前述の問題点についての＃１４査の結果を第
３図及び第４図に示す。第３図は従来技術の入力トラン
ジスタＴ２の破壊場所を示すものである。ここで９．】
Ｏは夫々拡散層で形成されたドレイン及びソース領域を
示している。実験の結果、ゲート酸化膜はポリシリコン
よりなるゲート電極Ｇｌの端部ａ、ｂの部分で破壊しゲ
ート領域の中央部では破壊していないことが判明した。
、その前に前述の問題点についての＃１４査の結果を第
３図及び第４図に示す。第３図は従来技術の入力トラン
ジスタＴ２の破壊場所を示すものである。ここで９．】
Ｏは夫々拡散層で形成されたドレイン及びソース領域を
示している。実験の結果、ゲート酸化膜はポリシリコン
よりなるゲート電極Ｇｌの端部ａ、ｂの部分で破壊しゲ
ート領域の中央部では破壊していないことが判明した。
第４図はポリシリコンで層成され九ゲート電礁ＧＷのＷ
Ｉ−に於ける電気カーの分有の様子を示すものであゐ。
Ｉ−に於ける電気カーの分有の様子を示すものであゐ。
この−から、ゲート電極の中央ＩＩＢではシリコンＪｉ
ｌ［１］との閾に均等壜電界がゲート酸化−に印加され
てい為のに対し、端の錫分ムではこの部分の曲率半径が
小さいために電気力線が集中し、中央部Ｂに比べて極め
て大きな電界が印加されている事が判る◇従って端部Ａ
で放電が起こ抄ゲート酸化膜が破壊される事となる。こ
のゲート電極端での電界集中を弱め放電を抑えるために
ポリシリコンゲート電極のエツチング後にポリシリコン
の表面を酸化する、いわゆる１後酸化１を行い、電極端
での曲率半径を大−くしゲート端部の酸化膜を若干厚く
する事が行なわれているが、曲率半径をゲート電極の厚
さ以上にする事はできずむしろ後酸化をし過ぎるとゲー
ト電極が薄くなるためかえって曲率半径を小さくしてし
まい、ゲート電極の幅や拡散層の深さなどにも影響を与
える事等から、後酸化には限界があり、絶縁耐圧を大き
く向上させる事は不可能である。
ｌ［１］との閾に均等壜電界がゲート酸化−に印加され
てい為のに対し、端の錫分ムではこの部分の曲率半径が
小さいために電気力線が集中し、中央部Ｂに比べて極め
て大きな電界が印加されている事が判る◇従って端部Ａ
で放電が起こ抄ゲート酸化膜が破壊される事となる。こ
のゲート電極端での電界集中を弱め放電を抑えるために
ポリシリコンゲート電極のエツチング後にポリシリコン
の表面を酸化する、いわゆる１後酸化１を行い、電極端
での曲率半径を大−くしゲート端部の酸化膜を若干厚く
する事が行なわれているが、曲率半径をゲート電極の厚
さ以上にする事はできずむしろ後酸化をし過ぎるとゲー
ト電極が薄くなるためかえって曲率半径を小さくしてし
まい、ゲート電極の幅や拡散層の深さなどにも影響を与
える事等から、後酸化には限界があり、絶縁耐圧を大き
く向上させる事は不可能である。
本発明は上述した事情に鑑みなされたものであり、入力
トランジスタのゲート電極端の上部に、ゲート電極と同
電位の導体を配置する事によってゲー）（極端での電界
集中を弱め入力トランジスタ自体の絶縁耐圧を向上させ
てトランジスタの破壊を防ぐものである。具体的には、
例えば第５図＜示すように入力トランジスタのポリシリ
コンよりなるゲート電極ＣＡＨの端部の上部を同電位の
ＩＪ配線人鎗で榎っ九ものであるっゲートを極少央部Ｂ
の電界は、第４図の場合と変わらないが、ゲート電極端
部ムでは、上部に同電位のＡ！配線ＡＷがあるため、こ
の配線からの電界によシゲート域極端部Ａでの電界集中
は緩められ電界が平均化される。従って入力トランジス
タの絶縁耐圧が大幅に向上する事となる。この場合、Ａ
Ｉ配線ムＷＫｔ端部Ｃがありこの報で電界集中が起こる
事になるが、酸化膜の厚さがゲート電極部より１０倍程
厚いため問題は生じない。
トランジスタのゲート電極端の上部に、ゲート電極と同
電位の導体を配置する事によってゲー）（極端での電界
集中を弱め入力トランジスタ自体の絶縁耐圧を向上させ
てトランジスタの破壊を防ぐものである。具体的には、
例えば第５図＜示すように入力トランジスタのポリシリ
コンよりなるゲート電極ＣＡＨの端部の上部を同電位の
ＩＪ配線人鎗で榎っ九ものであるっゲートを極少央部Ｂ
の電界は、第４図の場合と変わらないが、ゲート電極端
部ムでは、上部に同電位のＡ！配線ＡＷがあるため、こ
の配線からの電界によシゲート域極端部Ａでの電界集中
は緩められ電界が平均化される。従って入力トランジス
タの絶縁耐圧が大幅に向上する事となる。この場合、Ａ
Ｉ配線ムＷＫｔ端部Ｃがありこの報で電界集中が起こる
事になるが、酸化膜の厚さがゲート電極部より１０倍程
厚いため問題は生じない。
第６図は、第５図に示され九実施例の平面図であり、＄
２図に示され九Ｍ０８トランジスタＴＩから先の部分を
示すものである。通常ゲート保護回路部の拡敵Ｎ１１２
はコンタクトホール７．８でｈｌ配＠＊ｗｌｃより入力
トランジスタＴ２のゲートａ極ＧＩＫ接続されるが、本
発明ではｋｌ配線ムＷがコンタクトホール７．８の部分
で終わるのではなくそのままトランジスタＴ ２まで延
長され、ゲート１を極ＧＷ（斜線で示す）端の上部を覆
ってゲート１ｇ極端での電界集中を防いでいる。
２図に示され九Ｍ０８トランジスタＴＩから先の部分を
示すものである。通常ゲート保護回路部の拡敵Ｎ１１２
はコンタクトホール７．８でｈｌ配＠＊ｗｌｃより入力
トランジスタＴ２のゲートａ極ＧＩＫ接続されるが、本
発明ではｋｌ配線ムＷがコンタクトホール７．８の部分
で終わるのではなくそのままトランジスタＴ ２まで延
長され、ゲート１を極ＧＷ（斜線で示す）端の上部を覆
ってゲート１ｇ極端での電界集中を防いでいる。
１ｇ７図は、本発明に係る第２の実施例を示す断面図で
ある。第５図の実施例に於いては、ゲート電極端の上部
をＡ！配線ＡＷで覆ったため、このＡｔ配線＾Ｗと基板
１１間の酸化膜厚はかなり大−〈。
ある。第５図の実施例に於いては、ゲート電極端の上部
をＡ！配線ＡＷで覆ったため、このＡｔ配線＾Ｗと基板
１１間の酸化膜厚はかなり大−〈。
ゲート酸化膜との比も大きい。従って場合によりては、
ゲート電極端での電界集中を完全に防ぎきれない場合が
あった。この実施例では、一層目のポリノリコンででき
九人カトランジスタの、ゲートノ 電極ＧＥ端の上部を二層目のポリシリコンＧＦで覆い、
このポリシリコンＧＦと基板１１との間の酸化膜厚を比
較的小さくして（ゲート酸化膜よりはかなり厚い）、ゲ
ート電極ＧＭ端部での電界集中をより弱め絶縁耐圧をよ
）向上させたものである。
ゲート電極端での電界集中を完全に防ぎきれない場合が
あった。この実施例では、一層目のポリノリコンででき
九人カトランジスタの、ゲートノ 電極ＧＥ端の上部を二層目のポリシリコンＧＦで覆い、
このポリシリコンＧＦと基板１１との間の酸化膜厚を比
較的小さくして（ゲート酸化膜よりはかなり厚い）、ゲ
ート電極ＧＭ端部での電界集中をより弱め絶縁耐圧をよ
）向上させたものである。
第８図は、本発明に係る第３の実施例を示すもので第７
図に示す第二のポリシリコンＧ？の上部を更に同電位の
ＡＩ配線ＡＷで覆い第二のポリシリコンＧＦ端部での電
界集中を弱め友ものである。
図に示す第二のポリシリコンＧ？の上部を更に同電位の
ＡＩ配線ＡＷで覆い第二のポリシリコンＧＦ端部での電
界集中を弱め友ものである。
第７図の実施例に於いては、第一のポリシリコンＧＭで
の絶縁耐圧が向上しても第二のポリシリコンＧＦ下の酸
化膜厚がさほど大きくない場合には第二のポリシリコア
ＧＩＰ端部での電界集中により第二のポリシリコンＧｒ
部が＃壊される場合があり、この実施例では第二のポリ
シリコンＧＦｆｉｉｌｌでの電界集中をＡＪｉｉｉｌ［
ＡＷで弱め全体としての絶縁耐圧を角鑵的に向上させよ
うとするものである。
の絶縁耐圧が向上しても第二のポリシリコンＧＦ下の酸
化膜厚がさほど大きくない場合には第二のポリシリコア
ＧＩＰ端部での電界集中により第二のポリシリコンＧｒ
部が＃壊される場合があり、この実施例では第二のポリ
シリコンＧＦｆｉｉｌｌでの電界集中をＡＪｉｉｉｌ［
ＡＷで弱め全体としての絶縁耐圧を角鑵的に向上させよ
うとするものである。
以上のように、本発明によれば入力トランジスタのゲー
ト電極端の上部を同電体の導体、例えばＡｔ配線やポリ
シリコンで覆うことにより、製造王権の変更、追加ある
いはチップサイズの増大等をもたらすことなくゲート電
極端での電界集中をなくし、′電界の平均化を画ること
かできるので、人力トランジスタ自体の絶縁耐圧を著し
く高め、靜鑵気等によるＭＯ８＠半導体装置の破壊を防
止する事ができる。
ト電極端の上部を同電体の導体、例えばＡｔ配線やポリ
シリコンで覆うことにより、製造王権の変更、追加ある
いはチップサイズの増大等をもたらすことなくゲート電
極端での電界集中をなくし、′電界の平均化を画ること
かできるので、人力トランジスタ自体の絶縁耐圧を著し
く高め、靜鑵気等によるＭＯ８＠半導体装置の破壊を防
止する事ができる。
第１図は従来のゲート保１回路の構成図、第２図は第１
図の回路パターン配置を示す平面図、第３図は第２図の
要部を拡大して示す平面図、第４図は第３図のポリシリ
コン・ゲート電極端部におけるぽ気力線の分布状態を示
す断面図、第５図はこの発明の一実施例に係る入力ＭＯ
８トランジスタのゲート保護構成を示す要部断面図、第
６図は第５図の回路パターン配置を示す平面図、第７図
及び第８図はそれぞれこの発明の他の実施例に係る断面
図である。 １１・・・シリコン基板、ＱＢ・・・ゲート１ｌｆｆｌ
、ＡＷ・・ｈｌ配線、 ＧＦ・・・・第２のポリシリコ
ン層。 第１図 ■Ｓ ゛第２図 策３図 策４図 輩が図 策６図
図の回路パターン配置を示す平面図、第３図は第２図の
要部を拡大して示す平面図、第４図は第３図のポリシリ
コン・ゲート電極端部におけるぽ気力線の分布状態を示
す断面図、第５図はこの発明の一実施例に係る入力ＭＯ
８トランジスタのゲート保護構成を示す要部断面図、第
６図は第５図の回路パターン配置を示す平面図、第７図
及び第８図はそれぞれこの発明の他の実施例に係る断面
図である。 １１・・・シリコン基板、ＱＢ・・・ゲート１ｌｆｆｌ
、ＡＷ・・ｈｌ配線、 ＧＦ・・・・第２のポリシリコ
ン層。 第１図 ■Ｓ ゛第２図 策３図 策４図 輩が図 策６図
Claims (1)
- 【特許請求の範囲】 （１）外部からの入力信号を受けるＭＯ８型トランジス
タのゲート電極端部上面の少くとも一部をゲート電極と
同電位の導体で覆ったことを特徴とする半導体装Ｉｔ
。 １２）前記ゲート電極端部上面のほぼ全てか前記導体に
覆われている特許請求の範囲第１項記載の半導体装置。 （３）前記ゲート電極及び導体は夫々多結晶シリコン及
びアルミニウムで形成されている特許請求の範囲第１項
記載の半導体装置。 （４）外部からの入力信号を受けるＭＯ８型トランジス
タのゲート電極端部）１１．面の少くとも一部をゲート
ａｔと同電位で多結晶シリコンによプ形成され良導体で
優ったことを特徴とする半導体装置。 （５）外部からの入力信号を受けるＭＯ８１１トランジ
スタのゲート電極端部上面の少くとも−・部をゲート電
極と同電位で多結晶シリコンにより形成された４１の導
体で覆いかつこの第１の導体をゲート電極と同電位の＃
！２の導体で積ったことを特徴とする半導体装１０ （６）前記ゲート電極は多結晶シリコンで形成されてい
る特許請求の範囲第４項及び第５項いずれか記載の半導
体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064684A JPS58182271A (ja) | 1982-04-20 | 1982-04-20 | 半導体装置 |
| EP83101657A EP0087155B1 (en) | 1982-02-22 | 1983-02-21 | Means for preventing the breakdown of an insulation layer in semiconductor devices |
| DE8383101657T DE3382294D1 (de) | 1982-02-22 | 1983-02-21 | Mittel zum verhindern des durchbruchs einer isolierschicht in halbleiteranordnungen. |
| US07/565,215 US5113230A (en) | 1982-02-22 | 1990-08-08 | Semiconductor device having a conductive layer for preventing insulation layer destruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57064684A JPS58182271A (ja) | 1982-04-20 | 1982-04-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182271A true JPS58182271A (ja) | 1983-10-25 |
| JPH0572109B2 JPH0572109B2 (ja) | 1993-10-08 |
Family
ID=13265226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57064684A Granted JPS58182271A (ja) | 1982-02-22 | 1982-04-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634666A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50156884A (ja) * | 1974-06-07 | 1975-12-18 |
-
1982
- 1982-04-20 JP JP57064684A patent/JPS58182271A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50156884A (ja) * | 1974-06-07 | 1975-12-18 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634666A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0572109B2 (ja) | 1993-10-08 |
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