JPH0567777A - ゲート保護素子を有する半導体装置 - Google Patents
ゲート保護素子を有する半導体装置Info
- Publication number
- JPH0567777A JPH0567777A JP3252786A JP25278691A JPH0567777A JP H0567777 A JPH0567777 A JP H0567777A JP 3252786 A JP3252786 A JP 3252786A JP 25278691 A JP25278691 A JP 25278691A JP H0567777 A JPH0567777 A JP H0567777A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- gate oxide
- gate
- mos
- transistor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】薄いゲート酸化膜を有するＭＯＳ型トランジス
タ素子から成る半導体装置において、ＭＯＳ型トランジ
スタ素子のゲート電極に高電界が印加された場合でも閾
値電圧に変動を生じることのない半導体装置を提供す
る。 【構成】半導体装置１は、ＭＯＳ型トランジスタ素子
と、該ＭＯＳ型トランジスタ素子に接続されたゲート保
護素子とから成る。ゲート保護素子はＭＯＳ型ダイオー
ド素子から成り、該ＭＯＳ型ダイオード素子のゲート酸
化膜４はＭＯＳ型トランジスタ素子のゲート酸化膜３よ
りも薄い。
タ素子から成る半導体装置において、ＭＯＳ型トランジ
スタ素子のゲート電極に高電界が印加された場合でも閾
値電圧に変動を生じることのない半導体装置を提供す
る。 【構成】半導体装置１は、ＭＯＳ型トランジスタ素子
と、該ＭＯＳ型トランジスタ素子に接続されたゲート保
護素子とから成る。ゲート保護素子はＭＯＳ型ダイオー
ド素子から成り、該ＭＯＳ型ダイオード素子のゲート酸
化膜４はＭＯＳ型トランジスタ素子のゲート酸化膜３よ
りも薄い。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型トランジスタ
素子と、該ＭＯＳ型トランジスタ素子に接続されたゲー
ト保護素子とから成る半導体装置に関する。
素子と、該ＭＯＳ型トランジスタ素子に接続されたゲー
ト保護素子とから成る半導体装置に関する。
【０００２】
【従来の技術】ＰＮ接合ダイオードを半導体装置のＭＯ
Ｓ型トランジスタ素子のゲートの静電破壊防止のために
用いることは公知である。また、ＰＮ接合ダイオードを
半導体装置の製造工程に応用することが、例えば、特公
平２−３７１０５号公報から知られている。この公報に
は、ＰＮ接合ダイオードがＭＯＳ型トランジスタ素子の
ゲート電極の保護素子として働き、ドライエッチング工
程等において基板とウエハ上面の対抗電極との間に高電
圧が印加されたとき、ＭＯＳ型トランジスタ素子のゲー
ト電極に蓄積された電荷がＰＮ接合ダイオードを介して
基板へと放出されることが記載されている。
Ｓ型トランジスタ素子のゲートの静電破壊防止のために
用いることは公知である。また、ＰＮ接合ダイオードを
半導体装置の製造工程に応用することが、例えば、特公
平２−３７１０５号公報から知られている。この公報に
は、ＰＮ接合ダイオードがＭＯＳ型トランジスタ素子の
ゲート電極の保護素子として働き、ドライエッチング工
程等において基板とウエハ上面の対抗電極との間に高電
圧が印加されたとき、ＭＯＳ型トランジスタ素子のゲー
ト電極に蓄積された電荷がＰＮ接合ダイオードを介して
基板へと放出されることが記載されている。
【０００３】
【発明が解決しようとする課題】ＰＮ接合ダイオードを
ゲート保護素子として使用するためには、ＰＮ接合ダイ
オードの接合耐圧がＭＯＳ型トランジスタ素子のＳｉＯ
2 から成るゲート酸化膜の絶縁破壊耐圧よりも低くなけ
ればならない。
ゲート保護素子として使用するためには、ＰＮ接合ダイ
オードの接合耐圧がＭＯＳ型トランジスタ素子のＳｉＯ
2 から成るゲート酸化膜の絶縁破壊耐圧よりも低くなけ
ればならない。
【０００４】半導体装置の高集積化に伴い、ＭＯＳ型ト
ランジスタ素子のゲート酸化膜の厚さは薄くなる傾向に
あり、その結果、かかるゲート酸化膜の絶縁破壊耐圧も
低下する傾向にある。所が、ＰＮ接合ダイオードの接合
耐圧はさほど低下させることができない。そのため、Ｐ
Ｎ接合ダイオードの接合耐圧がＭＯＳ型トランジスタ素
子のゲート酸化膜の絶縁破壊耐圧よりも高くなり、ＰＮ
接合ダイオードはゲート保護素子としての機能を果たす
ことができなくなる。
ランジスタ素子のゲート酸化膜の厚さは薄くなる傾向に
あり、その結果、かかるゲート酸化膜の絶縁破壊耐圧も
低下する傾向にある。所が、ＰＮ接合ダイオードの接合
耐圧はさほど低下させることができない。そのため、Ｐ
Ｎ接合ダイオードの接合耐圧がＭＯＳ型トランジスタ素
子のゲート酸化膜の絶縁破壊耐圧よりも高くなり、ＰＮ
接合ダイオードはゲート保護素子としての機能を果たす
ことができなくなる。
【０００５】ＭＯＳ型トランジスタ素子のゲート酸化膜
が例えば１０ｎｍより薄い場合には、かかるゲート電極
に高電界が印加された場合でもゲート酸化膜の破壊が生
じない。その理由は、ゲート酸化膜が余りにも薄いと、
ゲート電極に高電圧が印加されてもゲート酸化膜中で電
子倍増が十分に起こることができず、従来のＭＯＳ型ト
ランジスタ素子の厚いゲート酸化膜で生じるようなゲー
ト酸化膜の破壊が起こらなくなる。しかしながら、この
ような場合にも異常が発生する。この異常はＭＯＳ型ト
ランジスタ素子の界面準位の発生等による閾値電圧の変
動といった形で現れる。
が例えば１０ｎｍより薄い場合には、かかるゲート電極
に高電界が印加された場合でもゲート酸化膜の破壊が生
じない。その理由は、ゲート酸化膜が余りにも薄いと、
ゲート電極に高電圧が印加されてもゲート酸化膜中で電
子倍増が十分に起こることができず、従来のＭＯＳ型ト
ランジスタ素子の厚いゲート酸化膜で生じるようなゲー
ト酸化膜の破壊が起こらなくなる。しかしながら、この
ような場合にも異常が発生する。この異常はＭＯＳ型ト
ランジスタ素子の界面準位の発生等による閾値電圧の変
動といった形で現れる。
【０００６】一般の論理回路では多少の閾値電圧の変動
に起因する動作上の問題は少ないが、リニア回路におい
ては閾値電圧の変動を厳しく抑制しなければならない。
に起因する動作上の問題は少ないが、リニア回路におい
ては閾値電圧の変動を厳しく抑制しなければならない。
【０００７】従って、本発明の目的は、薄いゲート酸化
膜を有するＭＯＳ型トランジスタ素子から成る半導体装
置において、ＭＯＳ型トランジスタ素子のゲート電極に
高電界が印加された場合でも閾値電圧に変動を生じるこ
とのない半導体装置を提供することにある。
膜を有するＭＯＳ型トランジスタ素子から成る半導体装
置において、ＭＯＳ型トランジスタ素子のゲート電極に
高電界が印加された場合でも閾値電圧に変動を生じるこ
とのない半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】上記の目的は、本発明に
より、ＭＯＳ型トランジスタ素子と、該ＭＯＳ型トラン
ジスタ素子に接続されたゲート保護素子とから成る半導
体装置であって、該ゲート保護素子はＭＯＳ型ダイオー
ド素子から成り、該ＭＯＳ型ダイオード素子のゲート酸
化膜はＭＯＳ型トランジスタ素子のゲート酸化膜よりも
薄いことを特徴とする半導体装置によって達成される。
図３に本発明の半導体装置の等価回路を示す。図３中、
１０はＭＯＳ型トランジスタ素子を、１２はゲート保護
素子であるダイオード素子を示す。
より、ＭＯＳ型トランジスタ素子と、該ＭＯＳ型トラン
ジスタ素子に接続されたゲート保護素子とから成る半導
体装置であって、該ゲート保護素子はＭＯＳ型ダイオー
ド素子から成り、該ＭＯＳ型ダイオード素子のゲート酸
化膜はＭＯＳ型トランジスタ素子のゲート酸化膜よりも
薄いことを特徴とする半導体装置によって達成される。
図３に本発明の半導体装置の等価回路を示す。図３中、
１０はＭＯＳ型トランジスタ素子を、１２はゲート保護
素子であるダイオード素子を示す。
【０００９】ＭＯＳ型ダイオード素子のゲート酸化膜の
厚さは、ＭＯＳ型トランジスタ素子のゲート酸化膜の厚
さの０．５乃至０．９倍であることが好ましい。ＭＯＳ
型トランジスタ素子のゲート酸化膜に比較してＭＯＳ型
ダイオードのゲート酸化膜の厚さが薄くなり過ぎると、
ＭＯＳ型トランジスタ素子を作動させるためにゲート電
極に適切な電圧を印加したとき、ゲート保護素子である
ＭＯＳ型ダイオードのゲート酸化膜に電流が流れてしま
うからである。また、ＭＯＳ型トランジスタ素子のゲー
ト酸化膜とＭＯＳ型ダイオードのゲート酸化膜の厚さが
同程度では、ＭＯＳ型ダイオード素子がゲート保護素子
としての機能を果たさない。
厚さは、ＭＯＳ型トランジスタ素子のゲート酸化膜の厚
さの０．５乃至０．９倍であることが好ましい。ＭＯＳ
型トランジスタ素子のゲート酸化膜に比較してＭＯＳ型
ダイオードのゲート酸化膜の厚さが薄くなり過ぎると、
ＭＯＳ型トランジスタ素子を作動させるためにゲート電
極に適切な電圧を印加したとき、ゲート保護素子である
ＭＯＳ型ダイオードのゲート酸化膜に電流が流れてしま
うからである。また、ＭＯＳ型トランジスタ素子のゲー
ト酸化膜とＭＯＳ型ダイオードのゲート酸化膜の厚さが
同程度では、ＭＯＳ型ダイオード素子がゲート保護素子
としての機能を果たさない。
【００１０】ＭＯＳ型トランジスタ素子のゲート電極を
延在させてＭＯＳ型ダイオード素子のゲート電極と一体
化することによって、あるいは、ＭＯＳ型トランジスタ
素子のゲート電極とＭＯＳ型ダイオード素子のゲート電
極とを例えばポリシリコン層やアルミニウム配線を用い
ることによって、ＭＯＳ型トランジスタ素子とＭＯＳ型
ダイオード素子とを接続することができる。
延在させてＭＯＳ型ダイオード素子のゲート電極と一体
化することによって、あるいは、ＭＯＳ型トランジスタ
素子のゲート電極とＭＯＳ型ダイオード素子のゲート電
極とを例えばポリシリコン層やアルミニウム配線を用い
ることによって、ＭＯＳ型トランジスタ素子とＭＯＳ型
ダイオード素子とを接続することができる。
【００１１】ＭＯＳ型ダイオード素子のゲート酸化膜
は、ＭＯＳ型トランジスタ素子のゲート酸化膜と同時に
形成した後エッチングにて所定の厚さとすることにより
形成することができるし、ＭＯＳ型トランジスタ素子の
ゲート酸化膜の形成とは別個に所定の厚さに形成するこ
ともできる。
は、ＭＯＳ型トランジスタ素子のゲート酸化膜と同時に
形成した後エッチングにて所定の厚さとすることにより
形成することができるし、ＭＯＳ型トランジスタ素子の
ゲート酸化膜の形成とは別個に所定の厚さに形成するこ
ともできる。
【００１２】リニア回路とデジタル回路が共存する半導
体装置においては、大きな影響を被るリニア回路にのみ
本発明のゲート保護素子を設けることによって、半導体
装置の大きさの増加を回避することができる。
体装置においては、大きな影響を被るリニア回路にのみ
本発明のゲート保護素子を設けることによって、半導体
装置の大きさの増加を回避することができる。
【００１３】
【作用】ゲート酸化膜が薄くなると電子はトンネル効果
によってゲート酸化膜を通過するようになり、ゲート酸
化膜にはＦ−Ｎ電流が流れる。本発明の半導体装置のＭ
ＯＳ型トランジスタ素子及びＭＯＳ型ダイオード素子の
ゲート電極に３Ｖ程度の電圧が印加された程度ではゲー
ト酸化膜にＦ−Ｎ電流は流れない。１０Ｖ程度の電圧が
ゲート酸化膜に印加された場合、Ｆ−Ｎ電流は、ＭＯＳ
型ダイオード素子の薄いゲート酸化膜を流れ、ＭＯＳ型
トランジスタ素子の厚いゲート酸化膜を流れることはな
い。従って、本発明の半導体装置に高電界が印加された
場合でも、閾値電圧に変動を生じることがない。又、Ｆ
−Ｎ電流が流れてもＳｉＯ2 膜は劣化しないので、ＭＯ
Ｓ型ダイオード素子も破壊されることがなく、その後も
保護素子として継続的に使用することができる。
によってゲート酸化膜を通過するようになり、ゲート酸
化膜にはＦ−Ｎ電流が流れる。本発明の半導体装置のＭ
ＯＳ型トランジスタ素子及びＭＯＳ型ダイオード素子の
ゲート電極に３Ｖ程度の電圧が印加された程度ではゲー
ト酸化膜にＦ−Ｎ電流は流れない。１０Ｖ程度の電圧が
ゲート酸化膜に印加された場合、Ｆ−Ｎ電流は、ＭＯＳ
型ダイオード素子の薄いゲート酸化膜を流れ、ＭＯＳ型
トランジスタ素子の厚いゲート酸化膜を流れることはな
い。従って、本発明の半導体装置に高電界が印加された
場合でも、閾値電圧に変動を生じることがない。又、Ｆ
−Ｎ電流が流れてもＳｉＯ2 膜は劣化しないので、ＭＯ
Ｓ型ダイオード素子も破壊されることがなく、その後も
保護素子として継続的に使用することができる。
【００１４】
【実施例】以下、本発明を図面を参照して説明するが、
本発明は下記の実施例に限定されるものではない。
本発明は下記の実施例に限定されるものではない。
【００１５】図１に基づき、本発明の半導体装置の第１
の実施例を説明する。図１は、本発明の半導体装置の部
分断面図である。
の実施例を説明する。図１は、本発明の半導体装置の部
分断面図である。
【００１６】まず、半導体基板１を選択酸化することに
よってフィールド酸化膜２を形成した後、半導体基板１
のトランジスタ素子及びダイオード素子形成領域の表面
を加熱酸化することによって、トランジスタ素子のゲー
ト酸化膜３及びダイオード素子のゲート酸化膜４を形成
する。これらのゲート酸化膜の厚さは約１０ｎｍであ
る。次にダイオード素子のゲート酸化膜をフッ酸によっ
てエッチングし、その厚さを約７ｎｍとする。その後、
ポリシリコン層から成るゲート電極５を酸化膜３，４上
に形成する。即ち、トランジスタ素子のゲート電極を延
在させてダイオード素子のゲート電極と一体化する。以
降、従来の半導体装置の製造工程に従い、トランジスタ
素子及びダイオード素子を形成し、本発明の半導体装置
を完成させる。
よってフィールド酸化膜２を形成した後、半導体基板１
のトランジスタ素子及びダイオード素子形成領域の表面
を加熱酸化することによって、トランジスタ素子のゲー
ト酸化膜３及びダイオード素子のゲート酸化膜４を形成
する。これらのゲート酸化膜の厚さは約１０ｎｍであ
る。次にダイオード素子のゲート酸化膜をフッ酸によっ
てエッチングし、その厚さを約７ｎｍとする。その後、
ポリシリコン層から成るゲート電極５を酸化膜３，４上
に形成する。即ち、トランジスタ素子のゲート電極を延
在させてダイオード素子のゲート電極と一体化する。以
降、従来の半導体装置の製造工程に従い、トランジスタ
素子及びダイオード素子を形成し、本発明の半導体装置
を完成させる。
【００１７】次に、図２に基づき、本発明の半導体装置
の第２の実施例を説明する。図２は、本発明の半導体装
置の部分断面図である。
の第２の実施例を説明する。図２は、本発明の半導体装
置の部分断面図である。
【００１８】まず、半導体基板１を選択酸化することに
よってフィールド酸化膜２を形成した後、半導体基板１
のトランジスタ素子及びダイオード素子形成領域の表面
を加熱酸化することによって、約４ｎｍの酸化膜を形成
する。次に、ダイオード素子形成領域の表面に形成され
た酸化膜をフッ酸にてエッチングして除去する。その
後、再び半導体基板１のトランジスタ素子及びダイオー
ド素子形成領域の表面を加熱酸化することによって、ト
ランジスタ素子のゲート酸化膜３（厚さ約１０ｎｍ）及
びダイオード素子のゲート酸化膜４（厚さ約７ｎｍ）を
形成する。その後、ポリシリコン層から成るゲート電極
５，５’をそれぞれ酸化膜３，４上に形成する。図２に
示した半導体装置は、図１に示した半導体装置と、ゲー
ト電極が別々に形成されている点が異なる。ゲート電極
５及び５’は、これらのゲート電極上に層間絶縁層６を
形成して所定部分をエッチングし、更にその上にポリシ
リコン層７を形成することによって接続することができ
る。尚、ポリシリコン層７をアルミニウム配線に置き換
えることもできる。以降、従来の半導体装置の製造工程
に従い、トランジスタ素子及びダイオード素子を形成
し、本発明の半導体装置を完成させる。
よってフィールド酸化膜２を形成した後、半導体基板１
のトランジスタ素子及びダイオード素子形成領域の表面
を加熱酸化することによって、約４ｎｍの酸化膜を形成
する。次に、ダイオード素子形成領域の表面に形成され
た酸化膜をフッ酸にてエッチングして除去する。その
後、再び半導体基板１のトランジスタ素子及びダイオー
ド素子形成領域の表面を加熱酸化することによって、ト
ランジスタ素子のゲート酸化膜３（厚さ約１０ｎｍ）及
びダイオード素子のゲート酸化膜４（厚さ約７ｎｍ）を
形成する。その後、ポリシリコン層から成るゲート電極
５，５’をそれぞれ酸化膜３，４上に形成する。図２に
示した半導体装置は、図１に示した半導体装置と、ゲー
ト電極が別々に形成されている点が異なる。ゲート電極
５及び５’は、これらのゲート電極上に層間絶縁層６を
形成して所定部分をエッチングし、更にその上にポリシ
リコン層７を形成することによって接続することができ
る。尚、ポリシリコン層７をアルミニウム配線に置き換
えることもできる。以降、従来の半導体装置の製造工程
に従い、トランジスタ素子及びダイオード素子を形成
し、本発明の半導体装置を完成させる。
【００１９】
【発明の効果】ゲート酸化膜が薄くなると電子はトンネ
ル効果によってゲート酸化膜を通過するようになり、ゲ
ート酸化膜にはＦ−Ｎ電流が流れる。本発明の半導体装
置のＭＯＳ型トランジスタ素子及びＭＯＳ型ダイオード
素子のゲート電極に低い電界が印加された場合、ゲート
酸化膜にＦ−Ｎ電流は流れない。高い電界がゲート酸化
膜に印加された場合、Ｆ−Ｎ電流は、ＭＯＳ型ダイオー
ド素子のゲート酸化膜を流れ、ＭＯＳ型トランジスタ素
子のゲート酸化膜を流れることはない。従って、本発明
の半導体装置に高電界が印加された場合でも、閾値電圧
に変動を生じることがなく、安定した動作の半導体装置
を得ることができる。また、ＰＮ接合ダイオードをゲー
ト保護素子として使用できない半導体装置においても従
来と同様の静電破壊防止が可能となり、半導体装置の品
質や歩留まりの低下を防止することができる。
ル効果によってゲート酸化膜を通過するようになり、ゲ
ート酸化膜にはＦ−Ｎ電流が流れる。本発明の半導体装
置のＭＯＳ型トランジスタ素子及びＭＯＳ型ダイオード
素子のゲート電極に低い電界が印加された場合、ゲート
酸化膜にＦ−Ｎ電流は流れない。高い電界がゲート酸化
膜に印加された場合、Ｆ−Ｎ電流は、ＭＯＳ型ダイオー
ド素子のゲート酸化膜を流れ、ＭＯＳ型トランジスタ素
子のゲート酸化膜を流れることはない。従って、本発明
の半導体装置に高電界が印加された場合でも、閾値電圧
に変動を生じることがなく、安定した動作の半導体装置
を得ることができる。また、ＰＮ接合ダイオードをゲー
ト保護素子として使用できない半導体装置においても従
来と同様の静電破壊防止が可能となり、半導体装置の品
質や歩留まりの低下を防止することができる。
【図１】本発明の半導体装置の第１の実施例を示す部分
断面図である。
断面図である。
【図２】本発明の半導体装置の第２の実施例を示す部分
断面図である。
断面図である。
【図３】本発明の半導体装置の等価回路図である。
１ 半導体基板 ３ トランジスタ素子のゲート酸化膜 ４ ダイオード素子のゲート酸化膜 ５，５’ ゲート電極 ６ 層間絶縁膜 ７ ポリシリコン層 １０ トランジスタ素子 １２ ダイオード素子
Claims (1)
- 【請求項１】ＭＯＳ型トランジスタ素子と、該ＭＯＳ型
トランジスタ素子に接続されたゲート保護素子とから成
る半導体装置であって、 該ゲート保護素子はＭＯＳ型ダイオード素子から成り、
該ＭＯＳ型ダイオード素子のゲート酸化膜はＭＯＳ型ト
ランジスタ素子のゲート酸化膜よりも薄いことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03252786A JP3089502B2 (ja) | 1991-09-05 | 1991-09-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03252786A JP3089502B2 (ja) | 1991-09-05 | 1991-09-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0567777A true JPH0567777A (ja) | 1993-03-19 |
| JP3089502B2 JP3089502B2 (ja) | 2000-09-18 |
Family
ID=17242247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03252786A Expired - Fee Related JP3089502B2 (ja) | 1991-09-05 | 1991-09-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089502B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512237B1 (ko) * | 1996-11-08 | 2005-11-28 | 소니 가부시끼 가이샤 | 반도체장치및그제조방법과,고체촬상소자및그제조방법 |
| JP2007067347A (ja) * | 2005-09-02 | 2007-03-15 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7851891B2 (en) | 2003-01-14 | 2010-12-14 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
-
1991
- 1991-09-05 JP JP03252786A patent/JP3089502B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512237B1 (ko) * | 1996-11-08 | 2005-11-28 | 소니 가부시끼 가이샤 | 반도체장치및그제조방법과,고체촬상소자및그제조방법 |
| US7851891B2 (en) | 2003-01-14 | 2010-12-14 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| JP2007067347A (ja) * | 2005-09-02 | 2007-03-15 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7589384B2 (en) | 2005-09-02 | 2009-09-15 | Kabushiki Kaisha Toshiba | Semiconductor device including an electrostatic discharge protection element |
| JP4625738B2 (ja) * | 2005-09-02 | 2011-02-02 | 株式会社東芝 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3089502B2 (ja) | 2000-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2743061B2 (ja) | 少なくとも２つの導電性エレメントを含む集積回路内の構造およびその製造の方法 | |
| JPH07183516A (ja) | 電界効果型トランジスタとその製造方法 | |
| JP3089502B2 (ja) | 半導体装置 | |
| JPH0936307A (ja) | Ｍｏｓキャパシタ | |
| US5736772A (en) | Bifurcated polysilicon gate electrodes and fabrication methods | |
| JP2009212348A (ja) | 電気フューズ素子及び半導体装置、並びにそれらの製造方法 | |
| JPH11330262A (ja) | 半導体装置の製造方法 | |
| JPS626661B2 (ja) | ||
| JPH0645614A (ja) | 読出し専用半導体メモリの製造方法 | |
| JPH04365373A (ja) | 半導体集積回路装置 | |
| JPH0368170A (ja) | 薄膜半導体素子の製造方法 | |
| US5506432A (en) | Metal nitride oxide semiconductor device | |
| JPH098307A (ja) | 半導体装置 | |
| JP7335376B2 (ja) | 三進インバータ及びその製造方法 | |
| JPH058578B2 (ja) | ||
| JP2507066B2 (ja) | 電荷転送素子およびその製造方法 | |
| JPH0621369A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPH0324056B2 (ja) | ||
| JPH0831948A (ja) | 半導体集積回路装置 | |
| JPH06224413A (ja) | Ｍｏｓ型半導体集積回路とその製造方法 | |
| JPH02246369A (ja) | 半導体装置 | |
| JP2500924B2 (ja) | 半導体装置 | |
| JPS60160666A (ja) | 半導体装置の製造方法 | |
| JPH07161824A (ja) | 半導体装置 | |
| JPH06132522A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |