JPS5817676A - 高耐圧プレ−ナ型半導体装置 - Google Patents
高耐圧プレ−ナ型半導体装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は高耐圧のプレーナ型半導体装置に関する。
一般にプレーナ型の半導体装置は、メサ型に比べて耐圧
が低い、これは、牛導体基体表面部のＰＮ接合が、主と
して電界の集中によ抄、基体内部のｐＭ接合の降伏電圧
より低い電圧で降伏することによる。プレーナ型の半導
体装置の耐圧向上を図る従来技術として、フィールドプ
レート構造やガードリング構造が知られている。
が低い、これは、牛導体基体表面部のＰＮ接合が、主と
して電界の集中によ抄、基体内部のｐＭ接合の降伏電圧
より低い電圧で降伏することによる。プレーナ型の半導
体装置の耐圧向上を図る従来技術として、フィールドプ
レート構造やガードリング構造が知られている。
最も単純なＰＮダイオードの場合を例にとって、フィー
ルドプレート構造を第１図に、ガードリング構造を第２
図に示す、これらの図において、１はｎ型半導体基体、
２はその表面部く形成されたｐ型拡散層、３は５ｉｎ２
等の絶縁膜、４はアノード電極、５はカンード電極であ
る。第１図の構造では、アノード電極４と一体的に形成
されたフィールドプレート６が、ｐ＋型型数散層２外側
の絶縁膜Ｓ上に延長して配設されている。
ルドプレート構造を第１図に、ガードリング構造を第２
図に示す、これらの図において、１はｎ型半導体基体、
２はその表面部く形成されたｐ型拡散層、３は５ｉｎ２
等の絶縁膜、４はアノード電極、５はカンード電極であ
る。第１図の構造では、アノード電極４と一体的に形成
されたフィールドプレート６が、ｐ＋型型数散層２外側
の絶縁膜Ｓ上に延長して配設されている。
このような構造とすれば、逆バイパスを印加したときに
半導体基体１に伸びる空乏層は破線で示すようＫなる。
半導体基体１に伸びる空乏層は破線で示すようＫなる。
即ちＰＮ接合の基体表面部での電界強度がフィールドプ
レート６の働きで緩和される結果、耐圧が高いものとな
る。第２図の場合には、ｐ”型拡散層２を取り囲むよう
ｙ ｐ＋型ガードリング層７を設けている。この構造で
は、逆バイアスを印加したときに空乏層がガードリング
層７に到達するとガードリング層１が一定の電圧を負担
して拡散層２とガードリング層１０間の電界が一定値に
抑えられ、それ以上の電界はガードリング層７より更に
外側に空乏層を伸ばすのに費やされる結果、やはり電界
集中が緩和されて耐圧が高いものとなる。ガードリング
層は１個に限らず、必要に応じて複数個設けられる。
レート６の働きで緩和される結果、耐圧が高いものとな
る。第２図の場合には、ｐ”型拡散層２を取り囲むよう
ｙ ｐ＋型ガードリング層７を設けている。この構造で
は、逆バイアスを印加したときに空乏層がガードリング
層７に到達するとガードリング層１が一定の電圧を負担
して拡散層２とガードリング層１０間の電界が一定値に
抑えられ、それ以上の電界はガードリング層７より更に
外側に空乏層を伸ばすのに費やされる結果、やはり電界
集中が緩和されて耐圧が高いものとなる。ガードリング
層は１個に限らず、必要に応じて複数個設けられる。
ところで第２図の構造では、絶縁膜Ｓ上に負の電荷が付
着した場合に基体１表面にチャネルが形成され、ガード
リング層１の機能が低下するという欠点がある。また絶
縁膜ｓ上に付着される電荷が一定な量でない為、チャネ
ル度合が一定でなく空乏層の広がりが不安定である。こ
のような不安定性を解決する構造として、第３図に示す
ものが提案されている（特公昭４９−３６５１３号公報
）。これはガードリング層１（ｙｍ、ｙ鵞 ）ｔ−設け
ると共に１これらガードリング層ＩＫそれぞれコンタク
トして拡散層２側に延在するように電極Ｊｉ（８ｓ
＄８１ ）ｔ−絶縁膜３上罠配設したものである。この
ような構造とすれば、逆バイアスが印加されたとき前述
のようにガードリング層１が所定電圧を負担して表面部
の電界集中が防止され、しかも電極８１８寓がそれぞれ
ガードリング層７１ｙ７１と同電位に保たれて基体１表
面部のチャネル形成が防止され、且つ絶縁膜上への電荷
の付着による影響がなくなる結果、安定した高耐圧特性
が実現される。
着した場合に基体１表面にチャネルが形成され、ガード
リング層１の機能が低下するという欠点がある。また絶
縁膜ｓ上に付着される電荷が一定な量でない為、チャネ
ル度合が一定でなく空乏層の広がりが不安定である。こ
のような不安定性を解決する構造として、第３図に示す
ものが提案されている（特公昭４９−３６５１３号公報
）。これはガードリング層１（ｙｍ、ｙ鵞 ）ｔ−設け
ると共に１これらガードリング層ＩＫそれぞれコンタク
トして拡散層２側に延在するように電極Ｊｉ（８ｓ
＄８１ ）ｔ−絶縁膜３上罠配設したものである。この
ような構造とすれば、逆バイアスが印加されたとき前述
のようにガードリング層１が所定電圧を負担して表面部
の電界集中が防止され、しかも電極８１８寓がそれぞれ
ガードリング層７１ｙ７１と同電位に保たれて基体１表
面部のチャネル形成が防止され、且つ絶縁膜上への電荷
の付着による影響がなくなる結果、安定した高耐圧特性
が実現される。
しかしながら、第３図の構造は、例えｄオン抵抗を小さ
くするために１基体１を抵抗（１８Ω−ｄ以下）として
耐圧数１００ｖ程度の素子を実現する場合に次のような
不都合が生じる。
くするために１基体１を抵抗（１８Ω−ｄ以下）として
耐圧数１００ｖ程度の素子を実現する場合に次のような
不都合が生じる。
即ち、基体１を低抵抗とした場合、逆バイアスを印加し
たときに拡散層２から基体１内へ伸びる空乏層の伸び方
が小さくなり、所望の耐圧が得られない、また空乏層の
伸び方が小さいから、逆バイアス電圧が破壊電圧に達す
る前に拡散層２からの空乏層をガードリング層１に到達
させるためＫは、拡散層２とガードリング層１の間隔を
小さくしなければならず、同様にガードリング層相互間
の間隔も小さくしなければならず、製造が困難となシ、
あるいは製造歩留りが低下する。
たときに拡散層２から基体１内へ伸びる空乏層の伸び方
が小さくなり、所望の耐圧が得られない、また空乏層の
伸び方が小さいから、逆バイアス電圧が破壊電圧に達す
る前に拡散層２からの空乏層をガードリング層１に到達
させるためＫは、拡散層２とガードリング層１の間隔を
小さくしなければならず、同様にガードリング層相互間
の間隔も小さくしなければならず、製造が困難となシ、
あるいは製造歩留りが低下する。
一方、二重拡散法を用いてベース層とソース層を形成す
る高耐圧縦型ＭＯ８ＦＥＴにおいては、ソース電極とゲ
ート電極を層間絶縁膜を介して２層に重ねることが行わ
れる。この場合、層間絶縁膜としてシリコン酸化膜を用
い、下層の電極として多結晶シリコン膜を用いるのが一
般的である。しかしながら、多結晶シリコン電極はＡＡ
等の金属電極に比べて比抵抗が大きく、高周波動作がで
きない、そこで最近は、ボリイ電ド等の樹脂を層間絶縁
膜として金属電極を２層に重ねることが行われている。
る高耐圧縦型ＭＯ８ＦＥＴにおいては、ソース電極とゲ
ート電極を層間絶縁膜を介して２層に重ねることが行わ
れる。この場合、層間絶縁膜としてシリコン酸化膜を用
い、下層の電極として多結晶シリコン膜を用いるのが一
般的である。しかしながら、多結晶シリコン電極はＡＡ
等の金属電極に比べて比抵抗が大きく、高周波動作がで
きない、そこで最近は、ボリイ電ド等の樹脂を層間絶縁
膜として金属電極を２層に重ねることが行われている。
ところが、樹脂は電荷を多く含むため、この構造全電荷
の影響を受は易いガードリング構造のものに適用するこ
とは難しい。
の影響を受は易いガードリング構造のものに適用するこ
とは難しい。
この発明は上記の点Ｋｍみ、数１００Ｖ程度の高耐圧と
低いオン抵抗を歩留りよく実現でき、電荷の影響を受け
ず安定した特性が得られる構造の高耐圧プレーナ型半導
体装置を提供するものである。
低いオン抵抗を歩留りよく実現でき、電荷の影響を受け
ず安定した特性が得られる構造の高耐圧プレーナ型半導
体装置を提供するものである。
この発明においては、第１に、ガードリング構造とフィ
ールドプレート構造を組合せる。この場合、フィールド
プレートは拡散層に対して設けるだけでなく、その周囲
に形成したガードリング層に対しても設ける。即ちこの
発明に係る半導体装置は、第１導電型の半導体層の表面
に選択的に形成された第２導電型の拡散層を有し、この
拡散層を取シ囲むように前記半導体層の表面に第２導電
屋のガードリング層が少くとも１個設けられたプレーナ
構造において、前記拡散層の外側の表面絶縁膜上に拡散
層と同電位に保たれる導電体層からなるフィールドプレ
ートを配設すると共に、前記ガードリング層の外側の表
面絶縁膜上にガードリング層と同電位に保たれる導電体
層からなるフィールドプレートを配設し友ことｔ−＠１
の特徴とする。第２Ｋ。
ールドプレート構造を組合せる。この場合、フィールド
プレートは拡散層に対して設けるだけでなく、その周囲
に形成したガードリング層に対しても設ける。即ちこの
発明に係る半導体装置は、第１導電型の半導体層の表面
に選択的に形成された第２導電型の拡散層を有し、この
拡散層を取シ囲むように前記半導体層の表面に第２導電
屋のガードリング層が少くとも１個設けられたプレーナ
構造において、前記拡散層の外側の表面絶縁膜上に拡散
層と同電位に保たれる導電体層からなるフィールドプレ
ートを配設すると共に、前記ガードリング層の外側の表
面絶縁膜上にガードリング層と同電位に保たれる導電体
層からなるフィールドプレートを配設し友ことｔ−＠１
の特徴とする。第２Ｋ。
この発明においては、２層構造とする電極の層間絶縁膜
としてポリイミド等の樹脂を用いたことｔ％像としてい
る。
としてポリイミド等の樹脂を用いたことｔ％像としてい
る。
次にこの発明を耐圧４５０Ｖ以上、オン抵抗０．３Ω以
下の縦型ＤＭ０８ ＦＩＴ Ｋ適用した実施例について
具体的に説明する。第４図にその構造を示す、Ｉノはド
レイン領域となる低比抵抗のｎ＋Ｗ引基板基板夛、この
上に比抵抗１５Ω−傷、厚さ３０〜４０μｍ（Ｄａ型エ
ピタキシャル層１２を形成したウェハを用い、二重拡散
層によってチャネル領域が形成される。、 ｐＨ！ペー
ス層１３とｎ＋塵ソース層１４を自己葺合させて形成し
ている。１５は約１０００．を少−ト酸化膜であシ・１
６は約１μｍのフィールド酸化膜である。フィールド領
域のｎ瀝層１２表面には、ｐｍペース層１３１−＊り囲
むようＫ Ｐ＋型ガードリング層１ Ｆ （１７１゜１
１ｍ ）を拡散形成している。最初のガードリング層１
１１はベース層１３と連続的に１次のガードリング層１
７ｍはこれから約１０μｍ離れた位置に形成される。１
８は多結晶シリコン膜１８１とＡｔ膜１８１を重ねたｆ
−）電極、１９はソース電極である。ソース電極１９と
ｒ−）電極１１の間の層間絶縁膜として？−）電極１８
をおおうように４リイミド樹脂膜ｘｏ２設けている。
下の縦型ＤＭ０８ ＦＩＴ Ｋ適用した実施例について
具体的に説明する。第４図にその構造を示す、Ｉノはド
レイン領域となる低比抵抗のｎ＋Ｗ引基板基板夛、この
上に比抵抗１５Ω−傷、厚さ３０〜４０μｍ（Ｄａ型エ
ピタキシャル層１２を形成したウェハを用い、二重拡散
層によってチャネル領域が形成される。、 ｐＨ！ペー
ス層１３とｎ＋塵ソース層１４を自己葺合させて形成し
ている。１５は約１０００．を少−ト酸化膜であシ・１
６は約１μｍのフィールド酸化膜である。フィールド領
域のｎ瀝層１２表面には、ｐｍペース層１３１−＊り囲
むようＫ Ｐ＋型ガードリング層１ Ｆ （１７１゜１
１ｍ ）を拡散形成している。最初のガードリング層１
１１はベース層１３と連続的に１次のガードリング層１
７ｍはこれから約１０μｍ離れた位置に形成される。１
８は多結晶シリコン膜１８１とＡｔ膜１８１を重ねたｆ
−）電極、１９はソース電極である。ソース電極１９と
ｒ−）電極１１の間の層間絶縁膜として？−）電極１８
をおおうように４リイミド樹脂膜ｘｏ２設けている。
２１１はフィールドグレートで、ガードリング層１１１
にコンタクトさせその外側のフィールド酸化膜ＩＣ上に
延在させている。ガードリング層１１冨についても、こ
れにコンタクトしてその外側のフィールド酸化膜１６上
に延在させたフィールＹｆｖ−）Ｊｌ、＠設けている。
にコンタクトさせその外側のフィールド酸化膜ＩＣ上に
延在させている。ガードリング層１１冨についても、こ
れにコンタクトしてその外側のフィールド酸化膜１６上
に延在させたフィールＹｆｖ−）Ｊｌ、＠設けている。
Ｃれらのフィールドグレー）１１１１２７ｍは例えばダ
ート電極１８の多結晶シリコン膜１８１と同時に形成さ
れる。基板１１の裏面にはドレイン電極２２を被着形成
している。ｚ３ＦｉＣＶｎ酸゛化膜である。
ート電極１８の多結晶シリコン膜１８１と同時に形成さ
れる。基板１１の裏面にはドレイン電極２２を被着形成
している。ｚ３ＦｉＣＶｎ酸゛化膜である。
このＭＯＢ ＦＥＴ （Ｄｉ造プロセスを簡単に説明す
ると次のとおシである。
ると次のとおシである。
（１） 二一タキシャルウエハに約５５００１の酸化
膜を形成し、これに拡散窓をあけてボロンを拡散してガ
ードリング層’７１＊Ｊ７１を形成する。
膜を形成し、これに拡散窓をあけてボロンを拡散してガ
ードリング層’７１＊Ｊ７１を形成する。
（２）酸化膜を−たん除去し、フィールド酸化膜１６と
なる厚い酸化膜を形成し、素子領域および必要なコンタ
クト領域に開口を設けてゲート酸化膜１５となる薄い酸
化膜を形成する。
なる厚い酸化膜を形成し、素子領域および必要なコンタ
クト領域に開口を設けてゲート酸化膜１５となる薄い酸
化膜を形成する。
（３） この薄い酸化膜のうち、ガードリング層ｘｒ
１．ｘｒ、の部分を除去した後、全面に多結晶シリコン
膜を堆積し、これをゲート電極部分およびフィールドプ
レート部分に残してバターニングする。
１．ｘｒ、の部分を除去した後、全面に多結晶シリコン
膜を堆積し、これをゲート電極部分およびフィールドプ
レート部分に残してバターニングする。
（４）バターニングした多結晶シリコン膜をマスクとし
て酸化膜をエツチングし、ボロンを拡散してベース層１
３を形成する。
て酸化膜をエツチングし、ボロンを拡散してベース層１
３を形成する。
（５） 全面’ｉ ＣＶＤ酸化膜でおおい、エミッタ
拡散窓をあけ、リンを拡散してエミツタ層１４ｔ？形成
する。
拡散窓をあけ、リンを拡散してエミツタ層１４ｔ？形成
する。
（ｊ） ＣＶＤ酸化膜のうちベース層１３中央部の部
分を除去し、ＡＡ’ｉ蒸着してゲート電極１ｓｔ−形成
する。
分を除去し、ＡＡ’ｉ蒸着してゲート電極１ｓｔ−形成
する。
（７） 全面にポリイミド樹脂を塗布し、ベース電極
１１１ｔ−おおう部分のみ残してエツチング除去する。
１１１ｔ−おおう部分のみ残してエツチング除去する。
（８）表面にＡｔｔ−蒸着してソース電極１９を形成し
、裏面にはＶ−Ｎｉ−Ａｕからなるドレイン電極２２ｔ
−形成する。
、裏面にはＶ−Ｎｉ−Ａｕからなるドレイン電極２２ｔ
−形成する。
このようＫして、この実施例によれば、ドレイン・ソー
ス間耐圧４００ｖ以上でオン抵抗０．３Ω以下の優れた
ＭＯＳ ＦＥＴが得られる。即ち、ゲート電極とソース
電極間の層間絶縁膜として電荷を多く含むポリイミド樹
脂を用いているが、ガードリングで構造とフィールドプ
レート構造を組合せて電荷の影響を受けないようＫして
安定な高耐圧特性を実施することができる。また層間絶
縁膜としてポリイミド樹脂を用いているため、ゲート電
極にもＡｔｊＩｆ利用することができ、ゲート電極の配
線抵抗を十分小さいものとして特性向上を図ることがで
きる。更に、ボリイきド樹脂はボンディングの衝げきを
和らげるため、拡散層などが形成された素子領域上にボ
ンディングを行うことができ、従ってウエノ１の有効利
用が図られる。
ス間耐圧４００ｖ以上でオン抵抗０．３Ω以下の優れた
ＭＯＳ ＦＥＴが得られる。即ち、ゲート電極とソース
電極間の層間絶縁膜として電荷を多く含むポリイミド樹
脂を用いているが、ガードリングで構造とフィールドプ
レート構造を組合せて電荷の影響を受けないようＫして
安定な高耐圧特性を実施することができる。また層間絶
縁膜としてポリイミド樹脂を用いているため、ゲート電
極にもＡｔｊＩｆ利用することができ、ゲート電極の配
線抵抗を十分小さいものとして特性向上を図ることがで
きる。更に、ボリイきド樹脂はボンディングの衝げきを
和らげるため、拡散層などが形成された素子領域上にボ
ンディングを行うことができ、従ってウエノ１の有効利
用が図られる。
またこの実施例によれば、ガードリング構造とフィール
ドプレート構造の相乗効果により、所望の高耐圧特性を
得るためのガードリング層の本数が従来よシ少なくて済
み、しかもガードリング層間隔をそれ程小さくする必要
もなく、この点で製造歩留）の向上が可能となる。
ドプレート構造の相乗効果により、所望の高耐圧特性を
得るためのガードリング層の本数が従来よシ少なくて済
み、しかもガードリング層間隔をそれ程小さくする必要
もなく、この点で製造歩留）の向上が可能となる。
なお上記実施例ではポリイミド樹脂２０をゲート電極１
１をおおう部分にのみ設けているが、第５図に示したよ
うに、第４図のフィールドプレート７１１ ｅ Ｊ
Ｉｓ上のＣＶＤ酸化膜２３０部分をもポリイミド樹脂２
０としてもよい、ｔたガードリング層の本数やその間隔
は必要とする特性に応じて適宜選択することができる。
１をおおう部分にのみ設けているが、第５図に示したよ
うに、第４図のフィールドプレート７１１ ｅ Ｊ
Ｉｓ上のＣＶＤ酸化膜２３０部分をもポリイミド樹脂２
０としてもよい、ｔたガードリング層の本数やその間隔
は必要とする特性に応じて適宜選択することができる。
更にこの発明は、 ＭＯＳ ＦＩＴ Ｋ限らず、バイポ
ーラ・トランジスタなど他のプレーナ構造の牛導体装置
にも適用できる。
ーラ・トランジスタなど他のプレーナ構造の牛導体装置
にも適用できる。
以上述べたようにこの発明によれば、ガードリング構造
とフィールドプレート構造を組合せることで所望の高耐
圧特性と低いオン抵抗を実現することができ、また層間
絶縁膜としてポリイミド等の樹脂を用いることによシ、
金属電極の２層配線を可能とし、ウエノ１の有効利用を
図ることができる。
とフィールドプレート構造を組合せることで所望の高耐
圧特性と低いオン抵抗を実現することができ、また層間
絶縁膜としてポリイミド等の樹脂を用いることによシ、
金属電極の２層配線を可能とし、ウエノ１の有効利用を
図ることができる。
第１図はフィールドプレート構造のＰＮ接合ダイオード
を示す図、第２図輪ガードリング構造のＰＮ接合ダをｔ
−ドを示す図、第３図は第２図の改曳型のＰＮ接合ダイ
オードを示す図、第４図はこの発明の一実施例のＭＯＳ
ＦＥＴの断面構造を示す図、第５図はこの発明の別の
実施例のＭＯＳ ＦＥＴの断面構造を示す図である。 １１・・・ｎｆｉ８１基板、１２・・・ｎ型エピタキシ
ャル層、１３・・・ｐ型ペース層、１４・・・ｎｍ工さ
ツタ層、１５・・・ゲート酸化膜、１６・・・フィール
ド酸化膜、ｌ ７３ ＠ １７１・・・ガードリング
層、１８・・・ゲート電極、１８１・・・多結晶シリコ
ン膜、１Ｂ、−・・Ａｔ換、１９・・・ソース電極、２
０−・・ポリイミド樹脂、３１、．２１鵞・・・フィー
ルドプレート、２２Ｉ・・ドレイン電極、２３・・・Ｃ
ＶＤ酸化膜。 出願人代理人 弁理士 鈴 江 武 彦第１ 図
を示す図、第２図輪ガードリング構造のＰＮ接合ダをｔ
−ドを示す図、第３図は第２図の改曳型のＰＮ接合ダイ
オードを示す図、第４図はこの発明の一実施例のＭＯＳ
ＦＥＴの断面構造を示す図、第５図はこの発明の別の
実施例のＭＯＳ ＦＥＴの断面構造を示す図である。 １１・・・ｎｆｉ８１基板、１２・・・ｎ型エピタキシ
ャル層、１３・・・ｐ型ペース層、１４・・・ｎｍ工さ
ツタ層、１５・・・ゲート酸化膜、１６・・・フィール
ド酸化膜、ｌ ７３ ＠ １７１・・・ガードリング
層、１８・・・ゲート電極、１８１・・・多結晶シリコ
ン膜、１Ｂ、−・・Ａｔ換、１９・・・ソース電極、２
０−・・ポリイミド樹脂、３１、．２１鵞・・・フィー
ルドプレート、２２Ｉ・・ドレイン電極、２３・・・Ｃ
ＶＤ酸化膜。 出願人代理人 弁理士 鈴 江 武 彦第１ 図
Claims (1)
- 第１導電型の半導体層の表面に選択的に形成された第２
導電型の拡散層を有し、この拡散層を取抄囲むように前
記半導体層の表面に第２導電型のガードリング層が少く
とも１側設けられ、かつ表面に層間絶縁膜を介して積ね
られた２層の電極を有する高耐圧プレーナ型半導体装置
において、前記拡散層の外側の表面絶縁膜上に拡散層と
同電位に保たれる導電体層を配設し、前記ガードリング
層の外側の表面絶縁膜上にガードリング層と同電位に保
たれる導電体層を配設すると共に、前記２層の電極間の
層間絶縁膜として樹脂を用いたこと１−特徴とする高耐
圧プレーナ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11607681A JPS5817676A (ja) | 1981-07-24 | 1981-07-24 | 高耐圧プレ−ナ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11607681A JPS5817676A (ja) | 1981-07-24 | 1981-07-24 | 高耐圧プレ−ナ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817676A true JPS5817676A (ja) | 1983-02-01 |
Family
ID=14678110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11607681A Pending JPS5817676A (ja) | 1981-07-24 | 1981-07-24 | 高耐圧プレ−ナ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817676A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592368A (ja) * | 1982-05-28 | 1984-01-07 | シ−メンス・アクチエンゲゼルシヤフト | プレ−ナ形半導体素子 |
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-
1981
- 1981-07-24 JP JP11607681A patent/JPS5817676A/ja active Pending
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| EP1126527A4 (en) * | 1999-04-09 | 2007-06-13 | Shindengen Electric Mfg | HIGH VOLTAGE SEMICONDUCTOR DEVICE |
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