JPH082014B2 - 多段デジタル・フィルタ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタル・フィルタ、特にプログラマブル
多段デジタル・フィルタに関する。

［従来の技術］ 典型的には、デジタル・フィルタは、出力データ・シ
ーケンスを発生するが、その各要素は、入力データ・シ
ーケンスの１つ以上の要素の関数である。種々の形式の
デジタル・フィルタが知られている。ロウ・パス・デジ
タル・フィルタは、入力データ・シーケンス要素の振幅
から高周波振動を除去する。間引き（decimation）フィ
ルタは、その入力データ・シーケンスよりも少ない要素
の出力データ・シーケンスを発生する。一方、補間（in
terpolation）フィルタは、その入力データ・シーケン
スよりも多い要素の出力データ・シーケンスを発生す
る。入力データ・シーケンスが、時間に応じて変化する
いくつかの現象に関する情報を伝達するのに必要な以上
の要素を有するとき、間引きフィルタは有効である。か
かるアプリケーションにおいて、データをより高速に処
理したり、よりコンパクトに蓄積できるようにするた
め、間引きフィルタは、シーケンス内の要素の数を減ら
すことができる。一方、補間フィルタを用いて、例え
ば、アナログ信号に変換すべきデータ・シーケンス内の
要素の数を増やすことができる。これは、付加したシー
ケンス要素が、得られたアナログ信号を滑らかにするの
に役立つからである。

しばしば、デジタル・フィルタを縦続（カスケード）
接続して、所望の効果を得る。例えば、間引きフィルタ
のカスケード接続の後に、補間フィルタのカスケード接
続を設けることにより、ロウ・パス・デジタル・フィル
タを効率的に実現できる。（音響、話及び信号の処理に
関するIEEEの会報で1975年10月発行のVol.ASSP−23,No.
5のエル・アール・ラビナー著「狭帯域FIRデジタル・フ
ィルタの新規なインプリメンテーション（A Novel Impl
ementation for Narrow Band FIR Digital Filters）」
を参照されたい。） ［発明が解決しようとする課題］ デジタル・コンピュータは、単一のデジタル・フィル
タ又はカスケード接続されたデジタル・フィルタの計算
処理を実行できる。しかし、高速アプリケーションにお
いては、デジタル・コンピュータは、妥当な高速応答を
得るには、しばしば遅過ぎる。よって、典型的には、特
定の計算処理を素早く実行するように設計された個別の
ハードウエア要素を用いて、デジタル・フィルタを実現
する。デジタル・フィルタを実現したハードウエアのカ
スケード接続の応答は、高速であるが、それらは、通
常、製造が高価であり、また、各アプリケーション毎に
注文設計をしなければならなかった。

したがって本発明の目的の１つは、比較的少ない量の
ハードウエアにより実現できる改良された多段デジタル
・フィルタの提供にある。

本発明の他の目的は、各段の伝達関数が独立にプログ
ラムできる改良された多段デジタル・フィルタの提供に
ある。

本発明の更に他の目的は、カスケード接続された高速
デジタル・フィルタの機能を実行でき、フィルタ段の
数、及び各段によるフィルタの形式をプログラム的に決
定でき、比較的安価な多段デジタル・フィルタの提供に
ある。

［課題を解決するための手段及び作用］ 本発明の第１の観点によれば、多段プログラマブル・
デジタル・フィルタ回路の各段は、有限インパルス応答
（FIR）フィルタであり、入力データ・シーケンスｖに
応じて出力データ・シーケンスｗを発生する。また、最
終段を除いて各段の出力シーケンスが次段の入力データ
・シーケンスを与えるように、各段がカスケード接続さ
れている。各フィルタ段において、出力データ・シーケ
ンスｗのデータ・シーケンス要素ｗ（ｉ）を入力データ
・シーケンスｖの要素ｖ（ｉ）に関係付ける伝達関数
は、独立にプログラム可能であり、項の和で構成されて
いる。各項は、選択した入力シーケンス要素及び選択し
た係数の積である。例えば、フィルタ段の伝達関数は、
次式で表せる。

ここで、各係数ｈ（ｎ）を、フィルタの所望伝達関数
に応じて選択できる。

本発明によるデジタル・フィルタは、乗算器及び累算
器を具えている。乗算器は、各フィルタ段の出力シーケ
ンスｗの各要素に対して、ｈ（ｎ）＊ｖ（ｉ−ｎ）の如
き積の項を発生する。また、累算器は、乗算器が発生し
た積の項を累積（加算）する。累算器は、好適には、乗
算器が発生した項に累積した和を加算する加算器と、ラ
ンダム・アクセス・メモリ（RAM）とを具えており、こ
れら和が累積される。加算器は、乗算器が発生した積
を、RAMに蓄積された適切な累積和に加算し、この累積
和を加算結果と置換する。

乗算器及び累算器は、時分割形式で、連続した段に対
してデータ処理を実行する。加算器が、最終項を累積和
に加算すると、この和は、特定のフィルタ段の出力シー
ケンスの次の要素の値を表す。フィルタ段がカスケード
接続の最終段のとき、この和は、カスケード接続の出力
シーケンスの次の要素を構成する。フィルタ段が最終段
でない場合、和を蓄積した後、カスケード接続の次の連
続したフィルタ段用に、入力データ・シーケンスの次の
要素として乗算器に帰還する。同じ乗算器及び累算器を
用いてカスケード接続した多くのフィルタ段を実現して
いるので、多数のフィルタ段を実現するのに必要とする
ハードウエアの量が、連続したフィルタ段を独立に実現
した際に一般に必要とするよりも、大幅に減る。

本発明の別の観点によれば、係数ｈ（ｎ）の値、及び
積の項の累積順は、各フィルタ段に対して独立に制御で
きる。よって、各フィルタ段の伝達関数は、独立にプロ
グラム可能であり、各段毎に異ならせることができる。

さらに、本発明の他の観点によれば、累算器は、第２
加算器を更に含んでおり、この第２加算器は、乗算器の
出力を入力として受ける。また、累算器RAMは、２個の
データ・ポートを有しており、RAM内の別のアドレスを
２個の加算器により、独立且つ同時に読出し及び書込み
アクセスができる。よって、第１及び第２加算器は、乗
算器が発生した出力項を、２ポートRAMに蓄積された別
の和に同時に加算し、これら和を加算結果に同時に置換
できる。線形FIRフィルタは、「対称」なので、係数ｈ
（ｎ）は係数ｈ（Ｎ−１−ｎ）に等しく、第２加算器
は、線形位相フィルタ段が動作できる速度を大幅に速く
する。

本発明の要旨は、この明細書の特許請求の範囲の欄に
明瞭に指摘してある。しかし、本発明のその他の目的及
び利点と共に、本発明の構成及び動作方法は、添付図を
参照した以下の説明より容易に理解できよう。なお、添
付図において、同様なブロックは、同じ参照番号で示
す。

［実施例］ 第１図は、本発明による多段デジタル・フィルタ（1
0）のブロック図である。このフィルタ（10）は、シー
ケンス発生器（12）が発生した入力データ・シーケンス
Ｘを、プログラム的に決定された伝達関数に応じて、出
力データ・シーケンスＹに変換し、この出力データ・シ
ーケンスを宛先装置（14）に供給する。フィルタ（10）
は、データ・パス装置（16）を具えており、このデータ
・パス装置（16）は、入力データ・シーケンスＸの１つ
以上の要素Ｘ（０）〜Ｘ（ｉ）の値に応じて、出力デー
タ・シーケンスＹの各要素Ｙ（ｉ）を計算するのに適し
ている。フィルタ（10）は、またステート・マシン（1
8）も具えており、このステート・マシン（18）は、デ
ータのシーケンス及び制御信号をデータ・パス装置（1
6）に伝送することにより、このデータ・パス装置（1
6）の動作を制御すると共に、データ・パス装置（1
6）、シーケンス発生器（12）及び宛先装置（14）の間
の入出力操作も制御する。

ステート・マシン（18）の基本的機能は、パターン・
データの入力に応じて予め定めたパターン・データ及び
制御信号を出力することであり、種々の周知の手段で実
現し得る。第１図に示す如く、、ステート・マシン（1
8）は、好適には、ランダム・アクセス・メモリ（RAM）
（20）と、外部クロックで駆動されるレジスタ（22）と
を含んでいる。RAM（20）は、通常、読出しモードで動
作し、RAM（20）内のアドレス指定されたデータがレジ
スタ（22）に入力される。レジスタ（22）の出力の中
で、データ及び制御信号はデータ・パス装置（16）に入
力し、アクノリッジ信号（XACK）はシーケンス発生器
（12）に入力し、レディ信号（YRDY）は宛先装置（14）
に入力する。また、レジスタ（22）は、ステート・デー
タも記憶しており、それらをマルチプレクサ（MUX）（2
4）を介してRAM（20）のアドレス端子に帰還する。シー
ケンス発生器（12）が出力するデータ・レディ信号（XR
DY）及び宛先装置（14）が出力するデータ・アクノリッ
ジ信号（YACK）は、マルチプレクサ（24）を介してRAM
（20）の別のアドレス端子に入力する。

デジタル・フィルタ（10）の動作を再プログラムする
ために、ホスト・コンピュータ（26）がRAM（20）の記
憶データを変更しても良い。このコンピュータ（26）
は、RAM（20）のデータ入力端子に接続しているほか、
マルチプレクサ（24）を介してRAM（20）のアドレス端
子にも接続している。ホスト・コンピュータ（26）は、
マルチプレクサ（24）の切替え状態と、RAM（20）の読
出／書込制御端子とを制御する。ホスト・コンピュータ
（26）は、マルチプレクサ（24）を介してRAM（20）の
アドレス端子に入力するRESET信号によりステート・マ
シン（18）を初期状態にリセットしたり、マルチプレク
サ（24）を介してRAM（20）のアドレス端子に入力するH
ALT信号によりステート・マシン（18）の状態変化を禁
止したりできる。

好適な実施例において、フィルタ（10）は、１から８
までのデジタル・フィルタ段を有している。各フィルタ
段は、有限インパルス応答フィルタであり、入力データ
・シーケンスｖに応答して出力データ・シーケンスｗを
発生する。また、ある段が発生した出力シーケンスｗが
次段の入力シーケンスｖになるように、フィルタ段をカ
スケード接続している。各段の伝達関数を違えることが
できるので、「ｉ番目」の出力シーケンス要素ｗ（ｉ）
は、項の和であり、各項は、選択した入力シーケンス要
素ｖ（０）〜ｖ（ｉ）と選択した係数ｈ（ｎ）との積で
構成される。例えば、直接FIRフィルタ段の伝達関数
は、次のようになる。

式［２］から確認できるように、各入力シーケンス要
素ｖ（ｉ）に対して、１つの出力シーケンス要素ｗ
（ｉ）を発生し、ｗシーケンスの要素ｗ（Ｎ）及び各後
続の要素ｗ（ｉ）は、Ｎ個の積の項の和で構成されてい
る。（すなわち、フィルタ段は、長さがＮである。）後
述する如く、式［２］に示した形式以外の伝達関数も可
能である。

式［２］に応じた伝達関数で、長さＮ＝３のフィルタ
段にとって、出力シーケンスｗの最初の５つの要素ｗ
（ｉ）は、式［２］から以下の表１のようになることが
判る。

入力シーケンスｖの各要素ｖ（ｉ）が３つの積、即ち
ｈ（０）＊ｖ（ｉ）、ｈ（１）＊ｖ（ｉ）及びｈ（２）
＊ｖ（ｉ）を形成し、各連続した積が、出力シーケンス
ｙの分離し、連続した要素ｗ（ｉ）に関連した和に、項
として含まれていることを表１が示している。

第２図は、第１図のデータ・パス装置（16）を簡単に
示したブロック図である。このデータ・パス装置（16）
は、乗算器（30）及び累算器（32）を含んでいる。乗算
器（30）は、各フィルタ段の出力シーケンスｗの各要素
用の各項ｈ（ｎ）＊ｖ（ｉ−ｎ）を発生する。累算器
（32）は、乗算器（30）の出力を累算（加算）して、出
力シーケンス要素ｗ（ｉ）を生成する。よって、表１に
示す直接FIRフィルタ出力シーケンスを発生するに、デ
ータ・パス装置（16）は、各入力シーケンス要素ｖ
（ｉ）を３つの係数ｈ（０）、ｈ（１）及びｈ（２）と
乗算し、各得られた積を独立の累積部分和Ｒ（ｉ）、Ｒ
（ｉ＋１）及びＲ（ｉ＋２）に加算する。なお、各和
は、独立した出力シーケンス要素ｗ（ｉ）、ｗ（ｉ＋
１）及びｗ（ｉ＋２）に関連している。特定のフィルタ
段の出力シーケンス要素ｗ（ｉ）に関連する総ての項が
累積されると、この累積された値が、次のフィルタ段出
力要素ｗ（ｉ）となる。

各フィルタ段では、乗算器（30）で乗算される次の入
力データ・シーケンス要素が、マルチプレクサ（31）に
よって選択される。乗算器（30）がカスケード接続され
たフィルタの第１段用の項を発生する場合には、マルチ
プレクサ（31）は、カスケード接続されたフィルタの入
力データ・シーケンスの要素Ｘ（ｉ）を選択する。乗算
器（30）が、カスケード・フィルタの第１段以外のフィ
ルタ段用の項を発生する場合には、前段のフィルタ段が
最終出力データ・シーケンス要素であるｗ′（ｉ）を、
マルチプレクサ（31）が選択する。乗算器（30）に入力
する適当な係数ｈ（ｎ）は、第１図のステート・マシン
（18）から供給される。

累算器（32）は、加算器（34）及びRAM（36）を含ん
でいる。加算器（34）は、乗算器（30）の各出力項をRA
M（36）に記憶されている累積和Ｒに加算する。加算器
（34）の加算出力は、RAM（36）に蓄積され、累積和Ｒ
を加算結果と置換される。RAM（36）のアドレスは、第
１図のステート・マシン（18）が発生したアドレス信号
（ADDR）によって制御される。RAM（36）のデータ出力
は、１組のAND（アンド）ゲート（38）を介して加算器
（34）に入力している。これらANDゲート（38）の他方
の入力は、第１図のステート・マシン（18）が発生した
信号（NADD）により制御される。NADD信号が低状態（論
理「０」）の時、RAM（36）の現在のアドレス指定され
たデータではなく、「０」値を加算器（34）に出力す
る。乗算器（30）の出力がRAM（36）で累積される和の
第１項のときに、加算器（34）がその項にゼロを単に加
算して、その値をRAM（36）に蓄積するように、NADD信
号は、「低」に駆動される。加算器（34）の出力は別の
１組のANDゲート（40）を介してRAM（36）データ入力端
子に結合される。ステート・マシン（18）が発生した信
号（NLOAD）が、これらANDゲート（40）の他方の入力端
子に供給され、RAM（36）が加算器（34）の出力ではな
くゼロ値を蓄積しようとするとき、このNLOAD信号は
「低」に駆動される。NLOAD信号により、RAM（36）の任
意の記憶位置の内容が必要に応じて０に初期化される。

［２］式による伝達関数の直接全帯域FIRフィルタ段
を実現するに際し、このフィルタ段に対し、合計でＮ−
１個の記憶位置がRAM（36）の中に割り当てられ、Ｎ−
１個の項の累積を可能にする。例えば、Ｎ＝３の時、RA
M（36）の中に２つの記憶位置が用意され、出力データ
・シーケンスの次の２つの要素ｗ（ｉ）及びｗ（ｉ＋
１）を得るために累算部分和Ｒ（ｉ）及びＲ（Ｉ＋１）
が蓄積されている。最初、乗算器（30）の一方の入力端
子にｖ（ｉ）が入力すると、ステート・マシン（18）
は、乗算器（30）の他方の入力端子に係数ｈ（０）を入
力し、乗算（30）は、項ｈ（０）＊ｖ（ｉ）を出力す
る。その後、加算器（34）が、この項をRAM（36）に記
憶されているｗ（ｉ）用の累積部分和Ｒ（ｉ）に加算
し、その結果、このフィルタ段の次の要素ｗ（ｉ）が得
られる。このｗ（ｉ）は、RAM（36）には記憶されな
い。その代わり、ANDゲート（40）に入力するNLOAD信号
が「低」に駆動され、ｗ（ｉ）に関連したRAM（36）の
記憶位置にあった累積和Ｒ（ｉ）の値が０に初期化され
る。その後、この記憶位置は、出力データ・シーケンス
要素ｗ（ｉ＋Ｎ−１）に関連した部分和Ｒ（ｉ＋Ｎ−
１）を累積するために使用される。

ステート・マシン（18）は、次に、係数ｈ（１）を乗
算器（30）に入力し、乗算器（30）から項ｈ（１）＊ｖ
（ｉ）が出力される。加算器（34）は、この項をRAM（3
6）に蓄積された要素ｗ（ｉ＋１）用の累積和に加算す
る。この結果の部分和は、要素ｗ（ｉ＋１）を構成する
総ての項を含んでいないが、RAM（36）に蓄積され、Ｒ
（ｉ＋１）の最終累積値を更新する。

次に、ステート・マシン（18）は、係数ｈ（２）を乗
算器（30）に入力し、もう１つの項ｈ（２）＊ｖ（ｉ）
を発生させる。この項ｈ（２）＊ｖ（ｉ）はフィルタ段
の出力データ・シーケンス要素ｗ（ｉ＋２）の第１項で
ある。ANDゲート（38）に入力するNADD信号が「低」に
駆動すると、加算器（34）は、この項にゼロを加算す
る。加算器（34）の出力値は、部分和Ｒ（ｉ＋２）とし
てRAM（36）に記憶されるが、記憶されるアドレスは、
フィルタ段の現在の出力データ・シーケンスの要素ｗ
（ｉ）に対応する累積部分和Ｒ（ｉ）が以前記憶されて
いたアドレスである。この時点で、マルチプレクサ（3
1）から乗算器（30）に新しい入力データ・シーケンス
の要素ｖ（ｉ＋１）が入力し、その後、このｖ（ｉ＋
１）に３つの係数ｈ（０）、ｈ（１）及びｈ（２）を乗
算して、これらの項を累算するという上記の過程が繰り
返される。

したがって、マルチプレクサ（31）が特定のフィルタ
段への入力データ・シーケンスの要素ｖ（ｉ）を選択す
る度に、乗算器（30）は合計Ｎ個の積の項を出力し、Ｎ
個の項の中の１つが出力データ・シーケンスの要素ｗ
（ｉ）を得る為に累積部分和Ｒ（ｉ）に加算され、残り
のＮ−１個の項は、ｗ（ｉ＋１）からｗ（ｉ＋Ｎ−１）
までの出力データ・シーケンスの要素に対応しているＲ
（ｉ＋１）からＲ（ｉ＋Ｎ−１）までのＮ−１個の部分
和に夫々累積される。

加算器（34）が累積部分和Ｒ（ｉ）に最後の項を加算
して、特定のフィルタ段の出力データ・シーケンスの要
素ｗ（ｉ）を生成し、且つこの特定のフィルタ段が縦続
フィルタ段の最後段であったとき、データ・パス装置
（16）は、出力データ・シーケンスＹの次の要素Ｙ
（ｉ）としてｗ（ｉ）を出力する。しかし、加算器（3
4）の現在の出力ｗ（ｉ）がフィルタ段の最後段の出力
でなければ、このｗ（ｉ）は他のRAM（42）に記憶され
る。RAM（42）は、フィルタ段の最後段以外の中間段の
最新の出力データ・シーケンスの要素ｗ（ｉ）を記憶し
ている。

フィルタ段は縦続接続しているので、１つのフィルタ
段の出力データ・シーケンスの要素ｗ（ｉ）は、次のフ
ィルタ段の入力データ・シーケンスの要素になる。その
為、各中間フィルタ段では、RAM（42）に記憶された出
力要素ｗ（ｉ）は、マルチプレクサ（31）に入力するデ
ータ・シーケンスｗ′の次の要素ｗ′（ｉ）になり、マ
ルチプレクサ（31）が選択した次の要素ｖ（ｉ）が乗算
器（30）に供給される。なお、マルチプレクサ（31）及
びRAM（42）が、選択手段を構成する。

したがって、RAM（42）及びマルチプレクサ（31）が
設けた加算器（34）の出力及び乗算器（31）間の「帰
還」経路により、データ・パス装置（16）は、「時分
割」を基本により、いくつかのフィルタ段の機能を実行
できる。例えば、乗算器（30）及び累算器（32）は、入
力データ・シーケンス要素を第１段として処理するため
に、乗算器（30）の入力としてデータ・シーケンスｖの
要素ｖ（ｉ）を選択し、その後、第２段として入力デー
タ・シーケンスを処理するために、乗算器（30）の入力
としてデータ・シーケンスｗ′の要素ｗ′（ｉ）を選択
し、その後、第１段の次の入力データ・シーケンス要素
ｖ（ｉ＋１）処理するために、乗算器（30）の入力とし
てｖ（ｉ＋１）を選択する。

データ処理装置が、段の計算に逆順序に優先度を与え
るように、即ち、最終段が最高位の優先度になり、第１
段が最下位の優先度になるように、ステート・マシン
（18）は、データ・パス装置（16）によってデータの流
れを制御する。したがって、フィルタ段の最後段の入力
データ・シーケンスの要素がRAM（42）に記憶されてい
るとき、その要素が乗算器（30）の次の入力として選択
される。逆に、データ・パス装置（16）の入力データ・
シーケンスの要素Ｘ（ｉ）が乗算器（30）に入力するの
は、RAM（42）の内容が空のときだけである。このよう
に、後続のフィルタ段の計算が、前段のフィルタ段の計
算より常に優先的に実行される。

第３図は、データ・パス装置（16）のより詳細なブロ
ック図である。詳細に関しては後述するが、データ・パ
ス装置（16）では、各処理段階のデータをクロック駆動
するラッチ及びレジスタを使用して、マルチプレクサ
（31）、乗算器（30）、加算器（34）及びRAM（42）で
データを「パイプライン処理」することにより、データ
の処理速度を向上している。これによって、各処理段階
が同時に進行し得る。シフト・レジスタ（58）は、乗算
器（30）が発生した出力項の値を２の累乗で決まる比率
で増減したり、或いはそのままの値を出力したりする等
の選択が出来るので、出力項の割合を選択的に調整し得
る。累算器（32）が、（詳細に後述する）ある形式のフ
ィルタ段の累積動作を実行する速度は、２重ポートRAM
（136）と、加算器（34）の累積動作を支援する追加し
た加算器（35）を用いることにより改善される。また、
データ・パス装置（16）のデータの流れを必要に応じて
一時的に停止するための手段も含まれている。

更に第３図を参照し、データ・パス装置の18ビットの
入力データ・シーケンスの要素Ｘ（ｉ）は、マルチプレ
クサ（31）の入力端子に接続されたラッチ（50）にラッ
チされ、マルチプレクサ（31）の出力及び18ビットの係
数ｈ（ｎ）は、乗算器（30）の入力端子に接続されたラ
ッチ（52）及び（54）に夫々ラッチされる。乗算器（3
0）の22ビットの出力は、ラッチ（56）を介してシフト
・レジスタ（58）に入力し、シフト・レジスタ（58）の
21ビットの出力の上位側20ビットが加算器（34）及び
（35）に供給される。マルチプレクサ（60）は、加算器
（34）及び（35）の20ビットの出力を切り換えてレジス
タ（62）の入力に供給し、一方、レジスタ（62）の内容
の上位側18ビットが丸め回路（64）に入力される。丸め
回路（64）の18ビットの出力は、ラッチ（66）及びRAM
（42）のデータ入力端子に入力される。

加算器（34）の出力及びNLOADA信号は、20個１組のAN
Dゲート群（40）に入力され、ANDゲート群（40）の出力
は２重ポート型RAM（36）のポートＡのデータ入力端子
に供給される。RAM（36）のポートＡのデータ出力は、N
ADDA信号と共に20個１組のANDゲート群（38）に入力さ
れ、ANDゲート群（38）の出力は加算器（34）に入力さ
れる。同様に、加算器（35）の出力及びNLOADB信号が20
個１組のANDゲート群（41）の入力端子に入力され、AND
ゲート群（41）の出力はRAM（36）のポートＢのデータ
入力端子に供給される。ポートＢのデータ出力は、NADD
A信号と共に20個１組のANDゲート群（39）入力され、こ
のANDゲート群（39）の出力は、加算器（35）に供給さ
れる。システム・クロック信号（CLOCK）によって駆動
されるNANDゲート（80）の出力（書込みイネーブル）に
応じて１対のラッチ回路（68）及び（70）が、第１図の
ステート・マシン（18）からのRAMADDRA信号及びRAMADD
RB信号を夫々ラッチし、それらをRAM（36）のポートＡ
及びＢのアドレス端子に夫々送る。ステート・マシン
（18）が発生したWEDAR信号及びWEDBR信号は、夫々ポー
トＡ及びＢを読出しイネーブル状態或いは書込みイネー
ブル状態に制御する。

［２］式の直接FIRフィルタの伝達関数に従ってフィ
ルタ段を動作させる際に、第１図のステート・マシン
（18）が、シーケンス発生器（12）からXRDY信号を受け
て入力データ・シーケンスＸの18ビットの要素Ｘ（ｉ）
がラッチ回路（50）に入力される場合、ステート・マシ
ン（18）は、WEIN信号をラッチ回路（50）に供給して要
素Ｘ（ｉ）をマルチプレクサ（31）に入力させる。その
後、ステート・マシン（18）がＸ（ｉ）が処理されると
判断すると、ステート・マシンからINPSTG信号がマルチ
プレクサ（31）に送られ、マルチプレクサ（31）はラッ
チ回路（52）にＸ（ｉ）を入力する。同時に、ステート
・マシン（18）は、18ビットの係数ｈ（０）をラッチ
（54）に入力する。ステート・マシン（18）は、乗算器
（30）が最後の乗算処理を完了したと判断すると、ステ
ート・マシン（18）は、イネーブル信号（WEX）をNAND
ゲート（72）に送り、NANDゲート（72）の出力によりラ
ッチ回路（52）及び（54）がイネーブルされ、Ｘ（ｉ）
及びｈ（０）が乗算器（30）に供給される。その後、乗
算器（30）はｈ（０）＊ｖ（ｉ）を算出し、これをラッ
チ回路（56）にラッチする。ラッチ回路（56）は、NAND
ゲート（74）を介してシステム・クロック信号（CLOC
K）によりイネーブルされ、乗算器（30）の22ビットの
出力をシフト・レジスタ（58）に送る。

ステート・マシン（18）は、１対の制御信号SHFL信号
及びSHFR信号をシフト・レジスタ（58）の制御端子に供
給している。SHFL信号のみが入力したとき、シフト・レ
ジスタ（58）は入力データを２倍したデータの上位側21
ビットを加算器（34）及び（35）に送る。SHFR信号のみ
が入力したとき、シフト・レジスタ（58）は、入力デー
タを２で割り算する。もし、SHFL信号及びSHFR信号のど
ちらも入力しない場合には、シフト・レジスタ（58）
は、入力データの上位側21ビットをそのまま加算器（3
4）及び（35）に出力する。シフト・レジスタ（58）は2
1ビットの出力データを発生するが、その内の上位側20
ビットだけが加算器（34）及び（35）の入力端子に供給
される。残りの最下位ビットは、加算器（34）及び（3
5）の桁上げ入力端子（CIN）に供給され、乗算器（30）
の出力を丸めるために用いられる。

追加された加算器（35）は、フィルタ段の加算器（3
4）と共に「対称な」係数を用いて累積動作を同時に実
行するためにある。「対称な」係数とは、即ち、線形位
相FIRフィルタ段の総てのｈ（ｎ）について互いに、ｈ
（ｎ）＝ｈ（Ｎ−１−ｎ）である２つの係数のことであ
る。例えば、Ｎ＝７の時、ｈ（０）＝ｈ（６）、ｈ
（１）＝ｈ（５）、ｈ（２）＝ｈ（４）等となる。係数
が対称であれば、乗算器（30）の出力項ｈ（ｎ）＊ｖ
（ｉ）の値はｈ（Ｎ−１−ｎ）＊ｖ（ｉ）の値に等し
い。したがって、２重ポート型RAM（36）に単独でアク
セスし得る加算器（35）は、加算器（34）が項ｈ（ｎ）
＊ｖ（ｉ）の累積を実行するのと同時にｈ（ｎ）＊ｖ
（ｉ）の値を用いてｈ（Ｎ−１−ｎ）＊ｖ（ｉ）の累積
を実行する。これによって、データ・パス装置（16）が
対称係数フィルタ段への入力データ列の要素を処理する
速度は、実質的に２倍できる。

加算器（34）及び（35）が、出力データ列の要素ｗ
（ｉ）に関する累積和Ｒ（ｉ）の累積動作を完了してい
る場合には、ステート・マシン（18）はSPBTQ信号をマ
ルチプレクサ（60）に送って加算器（34）及び（35）の
出力をレジスタ（62）の入力端子に供給する。その後、
ステート・マシン（18）は、イネーブル信号（WESTG）
をNANDゲート（76）に送り、NANDゲート（76）の出力で
レジスタ（62）をイネーブルする。レジスタ（62）の内
容の上位側18ビットは、丸め回路（64）の入力端子に供
給され、他方、最下位側の２ビット（LSB1）及び（LSB
2）と、最上位ビット（MSB）は、丸め回路（64）の制御
端子に供給される。丸め回路（64）は、次の真理値表に
従って、18ビットの入力データを増分（インクリメン
ト）する。

増分 MSB LSB1 LSB2 NO ０ ０ ０ NO ０ ０ １ YES ０ １ ０ YES ０ １ １ NO １ ０ ０ NO １ ０ １ NO １ １ ０ YES １ １ １ 表２ 丸め回路（64）の18ビットの出力がデータ・パス装置
（16）の出力データ列の要素Ｙ（ｉ）であるとき、ステ
ート・マシン（18）は、イネーブル信号（WEOUT）をNAN
D（ナンド）ゲート（78）の入力端子に供給する。NAND
ゲート（78）の出力により、データ・パス装置（16）の
出力端子上のラッチ回路（66）は、Ｙ（ｉ）をラッチす
る。その後、ステート・マシン（18）は第１図の宛先装
置（14）にYRDY信号を送り、宛先装置（14）は、YACK信
号をステート・マシン（18）に送ってデータの受領を知
らせる。

丸め回路（64）の出力ｗ（ｉ）が、カスケード接続さ
れたフィルタ段の最終段以外の中間フィルタ段の出力で
ある場合、ステート・マシン（18）は、アドレス信号
（ADRSTR）を用いてその中間フィルタ段に対応するRAM
（42）の記憶位置をアドレス指定する。その後、ステー
ト・マシン（18）は、WESTR信号をNANDゲート（82）に
送り、その出力によりRAM（42）をイネーブルしてｗ
（ｉ）を記憶させる。その後、ステート・マシン（18）
が、記憶したｗ（ｉ）の値を次のフィルタ段の入力信号
として処理すべきであると判断すると、上述の優先順位
に従ってステート・マシン（18）はRAM（42）に適当な
アドレス信号（ADRSTR）を送り、ｗ（ｉ）の値を読み出
す。

NANDゲート（72）、（74）、（76）、（78）、（80）
及び（82）は、夫々他方の入力端子にステート・マシン
（18）からNSTOP信号を受け、NSTOP信号が低状態になる
と、ラッチ回路（52）、（54）、（56）、（66）、（6
8）及び（70）、レジスタ（62）並びにRAM（42）は、総
て書込み禁止状態になる。NSTOP信号はRAM（36）のポー
トＡ及びＢの入力端子にも供給され、NSTOP信号が入力
されるとRAM（36）はアドレス指示できなくなる、すな
わちアクセス不能になる。従って、NSTOP信号が発生し
た場合には、データ・パス装置（16）のデータ処理動作
は停止する。ステート・マシン（18）がNSTOP信号を低
状態に駆動するのは、データ・パス装置（16）のデータ
を処理するパイプラインが一杯になり、宛先装置（14）
が他の出力データ列の要素Ｙ（ｉ）を受け入れ不能にな
った場合である。

各フィルタ段が、上述の式［２］に応じ、入力シーケ
ンスｖに応答して出力シーケンスｗを発生する多段プロ
グラマブル・デジタル・フィルタについて説明した。し
かし、ステート・マシン（18）が発生する制御信号の特
定パターンが、RAM（20）に蓄積された代わりのデータ
により変更できるため、データ・パス装置は、式［２］
に示した以外の伝達関数のデジタル・フィルタ段を実現
できることが理解できよう。

例えば、間引きフィルタは、その出力シーケンスの項
の数がその入力シーケンスの項の数よりも少ないフィル
タである。その出力データ・シーケンスの要素ｗ（ｉ）
をその入力データ・シーケンスの要素ｖ（ｉ）に関数付
けるこの間引きフィルタの伝達関数は、次式で特徴付け
られる。

なお、Ｎはフィルタの長さであり、ｈ（ｎ）は選択さ
れた係数であり、Ｍは間引き係数であり、Ｃはシーケン
ス選択定数である。式［３］に応じた伝達関数で、長さ
Ｎ＝３、Ｍ＝２、Ｃ＝０のフィルタ段において、式
［３］より、出力シーケンスｗの最初の５つの要素ｗ
（ｉ）は、表３に示す如きものであることが判る。

第３図において、フィルタ段が式［３］に応じた伝達
関数を有すると、第１図のステート・マシン（18）は、
ｖ（０）をラッチ回路（52）の入力に供給するようにIN
PSTG信号を設定し、ラッチ回路（54）の入力にｈ（０）
を供給し、WEX信号を出力するので、乗算器（30）の入
力にｈ（０）及びｖ（０）をラッチする。乗算器（30）
の出力は、ラッチ回路（56）によりラッチされ、シフト
・レジスタ（58）を介して加算器（34）に供給される。
NADDAが「低」に駆動されると、加算器（34）は、ｈ
（０）＊ｖ（０）を０に加算して、この加算結果を出力
シーケンス要素ｗ（０）とする。次に、ステート・マシ
ン（18）は、ｈ（２）をラッチ回路（54）の入力に供給
し、WEX信号を出力するので、ｈ（２）及びｖ（０）が
乗算器（30）の入力にラッチされる。乗算器（30）の出
力は、ラッチ回路（56）及びシフト・レジスタ（58）を
介して加算器（34）に供給される。NADDAが再び「低」
に駆動されると、加算器（34）は、ｈ（２）＊ｖ（０）
を０に加算し、その結果の部分和Ｒ（１）をRAM（36）
に蓄積する。

次に、マルチプレクサ（31）の入力端子にｖ（１）が
供給されると、第１図のステート・マシン（18）は、IN
PSTG信号によりマルチプレクサ（31）を設定してｖ
（１）をラッチ回路（52）の入力端子に供給し、且つラ
ッチ回路（54）の入力端子にｈ（１）を入力する。その
後、ステート・マシン（18）は、WEX信号を供給して乗
算器（30）の入力端子にｈ（１）及びｖ（１）を供給す
る。乗算器（30）の出力は、ラッチ回路（56）及びレジ
スタ（58）を介して加算器（34）に供給される。NADDA
信号が高状態に駆動されると、加算器（34）は、ｈ
（１）＊ｖ（１）を累積部分和Ｒ（１）に加算してｈ
（１）＊ｖ（１）＋ｈ（２）＊ｖ（０）を算出し、その
値をRAM（36）に蓄積して、最後に蓄積されたＲ（１）
の値を更新する。

マルチプレクサ（31）の入力端子にｖ（２）が供給さ
れると、第１図のステート・マシン（18）は、INPSTG信
号によりマルチプレクサ（31）を設定して、ラッチ回路
（52）の入力端子にｖ（２）を供給し、ｈ（０）をラッ
チ回路（54）に入力し、WEX信号を供給して係数ｈ
（０）及びシーケンス要素ｖ（２）をラッチして、乗算
器（30）に入力する。乗算器（30）の出力は、ラッチ回
路（56）及びレジスタ（58）を介して加算器（34）に送
られる。NADDA信号が「高」に駆動されると、加算器（3
4）はｈ（０）＊ｖ（２）を累積和Ｒ（１）に加算し、
ｈ（２）＊ｖ（２）＋ｈ（１）＊ｖ（１）＋ｈ（２）＊
ｖ（０）が算出され、この計算結果は、マルチプレクサ
（60）、レジスタ（62）及び丸め回路（64）を介して段
出力シーケンス要素ｗ（１）とする。

ｈ（２）及びｖ（２）を乗算器（30）の入力にラッチ
するために、ステート・マシン（18）は、ラッチ回路
（54）の入力にｈ（２）を供給し、WEX信号を出力す
る。その後、乗算器（30）の出力が加算器（34）に供給
されると、NADDAが「低」に駆動されて、加算器（34）
は、ｈ（２）＊ｖ（２）を０に加算する。その加算結果
の部分和Ｒ（２）をRAM（36）に蓄積する。

その後の入力データ列の要素ｖ（ｉ）に関して、上述
と同様の乗算及び累積処理が実行され、ｉが偶数の場合
には、ｖ（ｉ）はｈ（０）及びｈ（２）と夫々乗算さ
れ、これら２つの乗算結果が連続する２つの累積部分和
Ｒ（ｉ）及びＲ（ｉ＋１）として累積される。また、ｉ
が奇数の場合、ｖ（ｉ）は、ｈ（１）と乗算され、この
乗算結果が１つだけの累積部分和Ｒ（ｉ）として累積さ
れる。よって、本発明のフィルタ回路（10）は、入力デ
ータ列より出力データ列の要素の数が少なくなる間引き
フィルタ段を含んでも良く、フィルタ段の入出力データ
列の関係を決める伝達関数はプログラムによって決定さ
れる。

本発明のフィルタ（10）は、出力シーケンスの項の数
が入力シーケンスの項の数よりも多い補間フィルタとし
て作用するフィルタ段を含んでもよい。出力シーケンス
を発生するために入力シーケンスの要素の数を倍にする
かかる補間フィルタの伝達関数は、次式により表せる。

なお、Ｎが奇数のとき、Lim1＝（Ｎ−１）/2、Lim2＝
（（Ｎ−１）/2）−１であり、また、Ｎが偶数のとき、
Lim1＝（Ｎ−２）/2、Lim2＝（Ｎ−２）２である。

長さＮ＝５で、式［４］及び［５］に応じた伝達関数
のフィルタ段において、出力データ・シーケンスｗの最
初の８つの要素ｗ（ｉ）は、以下の表４に示すようにな
る。

第３図において、フィルタ段が式［４］及び［５］に
応じた伝達関数を有すると、第１図のステート・マシン
（18）は、ｖ（０）をラッチ回路（52）の入力に供給す
るようにINPSTG信号を設定し、ラッチ回路（54）の入力
にｈ（０）を供給し、WEX信号を出力するので、乗算器
（30）の入力にｈ（０）及びｖ（０）をラッチする。乗
算器（30）の出力は、ラッチ回路（56）及びシフト・レ
ジスタ（58）を介して加算器（34）に供給される。NADD
Aが「低」に駆動されると、加算器（34）は、ｈ（０）
＊ｖ（０）を０に加算して、この加算結果を出力シーケ
ンス要素ｗ（０）とする。次に、ステート・マシン（1
8）は、ｈ（１）をラッチ回路（54）の入力に供給し、W
EX信号を出力するので、ｈ（１）及びｖ（０）が乗算器
（30）の入力にラッチされる。乗算器（30）の出力は、
加算器（34）に供給され、NADDAが再び「低」に駆動さ
れると、加算器（34）は、ｈ（１）＊ｖ（０）を０に加
算する。その結果をマルチプレクサ（60）はレジスタ
（62）に供給し、出力シーケンス要素ｗ（１）とする。

次に、ステート・マシン（18）は、ｈ（２）をラッチ
回路（54）の入力に供給し、WEX信号を出力して、乗算
器（30）の入力にｈ（２）及びｖ（０）をラッチする。
乗算器（30）の出力を加算器（34）に供給する。NADDA
が依然「低」なので、加算器（34）はｈ（２）＊ｖ
（０）を０に加算して、その結果の部分和Ｒ（２）をRA
M（36）に蓄積する。ステート・マシン（18）は、次
に、ｈ（３）をラッチ回路（54）の入力に供給し、WEX
信号を出力して、ｈ（３）及びｖ（０）を乗算器（30）
の入力にラッチする。NADDAが依然「低」なので、加算
器（34）は、その後、積ｈ（３）＊ｖ（０）を０に加算
して、その結果の部分和Ｒ（３）をRAM（36）に蓄積す
る。最後に、ステート・マシン（18）は、ｈ（４）をラ
ッチ回路（54）の入力に供給し、WEX信号を出力して、
ｈ（４）及びｖ（０）を乗算器（30）の入力にラッチす
る。NADDAがまだ「低」なので、加算器（34）は、その
後、積 ｈ（４）＊ｖ（０）を０に加算して、部分和Ｒ
（４）を発生する。この部分和は、総てRAM（36）に蓄
積される。

その後、入力データ・シーケンス要素ｖ（１）がマル
チプレクサ（31）の入力にて利用可能のとき、ステート
・マシン（18）は、ｖ（１）をラッチ回路（52）の入力
に供給するように1NPSTG信号を設定する。ステート・マ
シン（18）により、データ乗算器（30）は、項ｈ（０）
＊ｖ（１）、ｈ（１）＊ｖ（１）、ｈ（２）＊ｖ
（１）、ｈ（３）＊ｖ（１）、ｈ（４）＊ｖ（１）を順
次発生し、累算器（32）は、これらの項を和Ｒ（２）〜
Ｒ（６）に夫々累積し、この過程において、累算器（3
2）は、出力データ・シーケンス要素ｗ（２）及びｗ
（３）を発生する。その後の入力データ・シーケンス要
素ｖ（ｉ）を同様に処理して、各入力データ・シーケン
ス要素に対して２つの出力データ・シーケンス要素ｗ
（２＊ｉ）及びｗ（２＊ｉ＋１）を発生する。

よって、入力データ・シーケンスよりも多い要素を有
する出力データ・シーケンスを夫々発生し、出力及び入
力シーケンスに関する伝達関数がプログラム的に決定さ
れる補間フィルタとして作用するフィルタ段を、本発明
のフィルタ（10）が含んでもよいことが判る。

本発明の好適な実施例について、図示し、説明した
が、本発明の要旨を逸脱することなく種々の変更が可能
なことが当業者には明かであろう。

［発明の効果］ 本発明の多段デジタル・フィルタは、１つのフィルタ
段の出力を記憶手段に記憶し、そこから読み出したデー
タを前段の出力データ・シーケンスとしてその１つのフ
ィルタ段に帰還し、次のフィルタ段の処理を同じ１つの
フィルタ段で実行することができるので、簡単な構成な
がら多段デジタル・フィルタの機能を容易に実現するこ
とができる。又、各フィルタ段の処理の際に係数データ
・シーケンスを制御することにより、各フィルタ段の伝
達関数を独立に設定することができる。

更に、累積和を記憶する記憶手段として、独立にアク
セスの可能な２つのポートを備える記憶手段を採用する
と共に、乗算手段によってデータ・シーケンスに係数デ
ータ・シーケンスを乗算して得た積の項に、累積和を加
算する加算手段として、２つの加算手段を設けたので、
ポートが１個の記憶手段を採用し、１個の加算器を使用
する場合と比較して、入力データ・シーケンスの処理速
度を倍加することができる。

【図面の簡単な説明】

第１図は本発明の多段デジタル・フィルタの好適な実施
例のブロック図、第２図は第１図の多段デジタル・フィ
ルタに用いるデータ・パス装置の簡略化したブロック
図、第３図は第２図の詳細なブロック図である。 （18）：制御手段 （30）：乗算手段 （31）：選択手段 （32）：累積手段 （34）：第１の加算手段 （35）：第２の加算手段 （36）：第１の記憶手段 （42）：第２の記憶手段

フロントページの続き (56)参考文献 特開 昭62−30415（ＪＰ，Ａ) 特開 昭61−172427（ＪＰ，Ａ) 米国特許4809208（ＵＳ，Ａ) 欧州特許出願公開285316（ＥＰ，Ａ) ＥＬＥＣＴＲＯＮＩＣＳ，ｖｏｌ．54, ｎｏ．５，10ｔｈ Ｍａｒｃｈ 1981，ｐ ａｇｅｓ 177−180，Ｎｅｗ Ｙｏｒｋ, ＵＳ；Ｐ．ＡＨＲＥＮＳ ｅｔ ａｌ．： “Ｓｐｅｅｃｈ ｃｈｉｐ ｔｉｍｅｓｈ ａｒｅｓ ａ ２−ｐｏｌｅ ｓｅｃｔｉ ｏｎ ｔｏ ｃｒｅａｔｅ ａ 12−ｐｏ ｌｅ ｆｉｌｔｅｒ" ＩＥＥ ＰＲＯＣＥＥＤＩＮＧＳ−Ｆ, ｖｏｌ．128，ｎｏ．６，Ｎｏｖｅｍｂｅ ｒ 1981，ｐａｇｅｓ 353−358，Ｏｌｄ Ｗｏｋｉｎｇ，Ｓｕｒｒｅｙ，ＧＢ； Ｊ．Ｇ．Ｍ．ＧＯＮＣＡＬＶＥＳ ｅｔ ａｌ．：“ＬＳＩ ｍｏｄｕｌｅ ｆｏｒ ｔｈｅ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ｄｉｇｉｔａｌ ｆｉｌｔｅｒ ｓ" Ｐａｇｅｓ 355−357：“４．Ｄｉｇｉ ｔａｌ ｆｉｌｔｅｒ ｉｍｐｌｅｍｅｎ ｔａｔｉｏｎｓ ｕｓｉｎｇ ｔｈｅ Ｍ ＡＥ”★

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力データ・シーケンスの要素及び係数デ
   ータ・シーケンスの要素に応じて最終段の出力データ・
   シーケンスの要素を得る多段デジタル・フィルタであっ
   て、 第１のデータ・シーケンスの要素に上記係数データ・シ
   ーケンスの要素を乗算して積の項を得る乗算手段と、 第１及び第２の累積和を記憶し、該第１及び第２の累積
   和に夫々独立にアクセス可能な第１及び第２のポートを
   備える第１の記憶手段と 上記第１のポートを通じて、上記第１の記憶手段から読
   み出した上記第１の累積和を上記乗算手段によって得ら
   れた積の項と加算して、第１の出力和を得る第１の加算
   手段と、 上記第２のポートを通じて、上記第１の記憶手段から読
   み出した上記第２の累積和を上記乗算手段によって得ら
   れた積の項と加算して、第２の出力和を得る第２の加算
   手段と、 上記第１の記憶手段に対し、上記第１の累積和に代えて
   上記第１の出力和を記憶するか、又は、上記第２の累積
   和に代えて上記第２の出力和を記憶するかを選択的に行
   わせて、上記第１又は第２の出力和の選択的な値に応じ
   た第２のデータ・シーケンスの要素を得るように上記第
   １の記憶手段を制御する制御手段と、 上記第２のデータ・シーケンスの要素が上記最終段の出
   力データ・シーケンスの要素でない時、上記第２のデー
   タ・シーケンスの要素を記憶する第２の記憶手段と、 該第２の記憶手段に記憶されている上記第２のデータ・
   シーケンスの要素又は上記入力データ・シーケンスの要
   素の何れかを上記第１のデータ・シーケンスの要素とし
   て選択する選択手段とを備え、 上記第２のデータ・シーケンスの要素から上記最終段の
   出力データ・シーケンスの要素を得ることを特徴とする
   多段デジタル・フィルタ。