JPH0284807A - ディジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、ディジタル信号処理装置に関するもので、
例えば、等価的にディジタルフィルタを実現するために
必要な積和演算機能を有するディジタル信号処理装置に
利用して特に有効な技術に関するものである。

〔従来の技術〕

等価的にディジタルフィルタを実現するためのいわゆる
フィルタ演、算に必要な積和演算機能を有するディジタ
ル信号処理装置がある。このディジタル信号処理装置は
、マイクロプログラムを用いたストアドブログラム方式
を採り、マイクロ命令を格納するインストラフシランＲ
ＯＭ　（リード・オンリー・メモリ）と演算データ等を
格納するデータＲＯＭ及びデータＲＡＭ　（ランダム・
アクセス・メモリ）を内蔵する。

積和演算機能を有するディジタル信号処理装置について
は、例えば、１９８５年９月、■日立製作所発行のｒ日
立デジタル信号処理プロセッサ（）（ＳＰ）ＨＯ２１８
１０ユーザーズマニエアル１に記載されている。

〔発明が解決しようとする課題〕

第４図には、上記に記載されるディジタル信号処理装置
の部分的なブロック図が示されている。

また、第５図には、第４図のディジタル信号処理装置に
おいて、例えばトランスバーサル型のディジタルフィル
タが等価的に実現される場合の処理フロー図が示されて
いる。

第４図において、入力アナログ信号を所定の周期でサン
プリングしディジタル符号化することによって形成され
るサンプリングデータｘ１〜Ｘｎは、−時的にデータＲ
ＡＭ　（ＤＲＡＭ）の対応するアドレスに格納される。

これらのサンプリングデータは、サンプリングデータＸ
１として順次データＲＡＭから読み出され、データＲＯ
Ｍ　（ＤＲＯＭ）の対応するアドレスから読み出される
フィルタ係数ＣＩとともに乗算回路ＭＵＬＴに入力され
る０乗算回路ＭυＬＴによる乗算結果（積）は、さらに
演算論理回路ＡＬＵに入力され、アキミニレータＡＣＣ
Ａ及びＡＣＣＢの出力信号すなわち演算論理回路ＡＬＵ
による前回の加算結果（和）と加算される。

一方、データＲＡＭから読み出されたサンプリングデー
タＸ１は、２段ラッチ構成とされるデイレイレジスタＤ
ＲＥＧにより１マシンサイクル保持された後、次のサン
プリングデータＸｉ＋１の読み出し動作が行われた後、
そのアドレスＡＩ＋１に入力される。その結果、サンプ
リングデータＸｌ〜Ｘｎは、実質的に、１サンプリング
周期だけ遅延され、データＲＡＭ内を順次シフトされる
。

このように、サンプリングデータＸｉ及びフィルタ係数
Ｃｋを乗算回路ＭＵＬＴに順次入力し、またサンプリン
グデータＸ１をデータＲＡＭ内で順次シフトすることに
よって、第５図に示されるフィルタ演算に必要な、 Ｑｎ−ΣＸ１−Ｃｉ −ｉ なる積和演算処理が行われ、等価的なディジタルフィル
タが実現される。

ところが、上記ディジタル信号処理装置には、次のよう
な問題点があることが、本願発明者等によって明らかと
なった。すなわち、上記ディジタル信号処理装置におい
て、データＲＡＭは、シングルボー）ＲＡＭにより構成
される。したがって、デイレイレジスタＤＲＥＧに保持
されるサンプリングデータＸｌは、次のサンプリングデ
ータＸ１＋１の読み出し動作が終了した後、そのアドレ
スＡｉ÷１に書き込まれる。このとき、データＲＡＭで
は、１メモリサイクル内にリード動作及びライト動作を
時分割的に行わなくてはならない、このため、データＲ
ＡＭとしてのアクセスタイムが長くなり、ディジタル信
号処理装置のマシンサイクルの高速化が制限されるもの
である。

この発明の目的は、マシンサイクルの高速化を図ったデ
ィジタル信号処理装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段） 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ディジタル信号処理装置のデータＲＡＭをデ
ュアルボー）ＲＡＭによって構成し、さらにデータＲＡ
Ｍの二つのボート間に、バスを介することなくデータ転
送を行うためのバイパス信号経路を設ける。そして、フ
ィルタ演算に必要な積和演算処理の過程で、データＲＡ
Ｍの所定のアドレスから読み出され、るサンプリングデ
ータをバスに伝達すると同時に、データＲＡＭのシフト
すべき次のアドレスに書き込む。

〔作　　用〕

上記した手段によれば、１回のメモリサイクルで、積和
演算処理に必要なサンプリングデータの読み出し動作と
そのシフトに必要な書き込み動作を同時に行うことがで
きるため、ディジタル信号処理装置のマシンサイクルを
高速化できる。

（実施例） 第１図には、この発明が通用されたディジタル信号処理
装置の一実施例のブロック図が示されている。同図の各
回路ブロックを構成する回路素子は、公知の半導体集積
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような１個の半導体基板上において形成され
る。

この実施例のディジタル信号処理装置は、特に制限され
ないが、マイクロプログラムを用いたストアドブログラ
ム方式の信号処理装置であり、その動作はインストラフ
シランＲＯＭ　（Ｉ　ＲＯＭ）に格納されるマイクロ命
令によって統轄される。

また、この実施例のディジタル信号処理装置は、特に制
限されないが、サンプリングデータ等を一時的に格納す
るデータＲＡＭ　（ＤＲＡＭ）とフィルタ係数等の固定
的なデータを格納するデータＲＯＭ　（ＤＲＯＭ）とを
含む、この実施例において、データＲＡＭはデュアルポ
ートＲＡＭにより構成され、その二つのボートは、特に
制限されないが、それぞれ読み出しボートＲＰならびに
書き込みポー）ＷＰとして専用化される。また、読み出
しポー　トＲＰ及び書き込みボートＷＰの間には、サン
プリングデータを直接転送するためのバイパス信号経路
ＢＰが設けられる。

第１図において、データＲＡＭは、特に制限されないが
、読み出しボートＲＰ及び書き込みボートＷＰを備える
。このうち、読み出しポー）ＲＰのアドレスは読み出し
アドレスポインタＲＡＰによって指定され、書き込みポ
ー）ＷＰのアドレスは書き込みアドレスポインタＷＡＰ
によって指定される。これらのアドレスポインタは、特
に制°限されないが、自律的にその内容を歩進するカウ
ントアツプ機能を有し、その初期値は、データバスＤ−
Ｂｕｓを介して設定される。

データＲＡＭの読み出しボートＲＰから読み出されるサ
ンプリングデータｘ１等は、特に制限されないが、Ｙバ
スＹ−Ｂｕｓを介して乗算回路ＭＵＬＴ又は演算論理回
路ＡＬＵの一方の入力端子に供給される。また、ディジ
タル信号処理装置によりフィルタ演算に必要な積和演算
処理が行われていることを条件に、バイパス信号経路Ｂ
Ｐを介してその書き込みポー）ＷＰに伝達される。デー
タＲＡＭに対する通常の書き込みデータは、データバス
Ｄ−ＢＵＳを介してその書き込みボートＷＰに供給され
る。データＲＡＭの上記読み出しポー）ＲＰ及び書き込
みポー）ＷＰは、それぞれ任意のアドレスに対する読み
出し動作及び書き込み動作を独立してかつ同時に実行で
きる。

データＲＯＭは、特に制限されないが、マスクＲＯＭ等
の読み出し専用メモリにより構成され、そのアドレスは
ＲＯＭアドレスポインタＲＯＰによって指定される。Ｒ
ＯＭアドレスポインタＲＯＰは、上記読み出しアドレス
ポインタＲＡＰ及び書き込みアドレスポインタＷＡＰと
同様に、自律的にその内容を歩進するカウントアツプ機
能を有し、その初期値は、データバスＤ−ＢＵＳを介し
て設定される。

データＲＯＭから読み出されるフィルタ係数０１等は、
特に制限されないが、ＸバスＸ−Ｂｕｓを介して、乗算
回路ＭＵＬＴ又は演算論理回路ＡＬυの他方の入力端子
に供給される。

ＹバスＹ−ＢＵＳには、特に制限されないが、さらに４
ワードの汎用レジスタＧＲＯ〜ＧＲ３の出力端子が結合
される。これらの汎用レジスタＧＲＯ〜ＧＲ３は、ワー
キングレジスタとして用いられ、その入力端子はデータ
バスＤ−ＢＵＳに結合される。

乗算回路ＭＵＬＴの一方の入力端子には、前述のように
、ＹバスＹ−Ｂｕｓを介して、データＲＡＭから出力さ
れるサンプリングデータＸｔ等が供給され、その他方の
入力端子には、ＸバスＸ−ＢＵＳを介して、デ、−夕Ｒ
ＯＭから出力されるフィルタ係数Ｃｔ等が供給される０
乗算回路ＭＵＬＴは、これらのサンプリングデータ及び
フィルタ係数に乗算処理を施し、その結果を演算論理回
路ＡＬＵの一方の入力端子に供給する。

演算論理回路ＡＬＵの一方の入力端子には、前述のよう
に、乗算回路ＭＵＬＴの乗算結果が供給される。この入
力端子には、演算内容に応じて、データＲＡＭの読み出
しデータが直接供給される場合もある。演算論理回路Ａ
ＬＵの他方の入力端子には、特に制限されないが、デー
タバスＤ−ＢＵＳを介して、アキミニレータＡＣＣＡ−
ＡＣＣＢの出力信号が供給される。ディジタル信号処理
装置においてフィルタ演算に必要な積和演算処理が行わ
れるとき、゛アキ文エレータＡＣＣＡ及びＡＣＣＢの出
力信号は、前回までの積和演算の結果に他ならない、演
算論理回路ＡＬＵの他方の入力端子には、演算内容に応
じて、データＲＯＭの読み出しデータが直接供給される
場合もある。演算論理回路ＡＬＵは、これら二組のデー
タ間で加算等の各種演算処理を行い、その結果をアキミ
ニレータＡＣＣＡ及びＡＣＣＢに送る。

つまり、乗算回路ＭＵＬＴ及び演算論理回路ＡＬＵは、
データＲＡＭ及びデータＲＯＭからサンプリングデータ
Ｘ１及びフィルタ係数Ｃｔが順次出力され、かつアキミ
ニレータＡＣＣＡ及びＡＣＣＢから前回までの演算結果
が順次フィードバックされることで、等価的にディジタ
ルフィルタを実現するための積和演算処理をステップ状
に実行する機能を持つ。

インストラクションＲＯＭは、特に制限されないが、プ
ログラマブルＲＯＭにより構成され、そのアドレスは、
プログラムカウンタＰＣＣによってｔ１定される。プロ
グラムカウンタＰＣＣは、自律的にその内容を歩進する
カウントアンプ機能を有し、その初期値は、データバス
Ｄ−Ｂｕｓを介して設定される。

インストラクションＲＯＭから読み出されるマイクロ命
令は、特に制限されないが、インストラクションレジス
タｌＮ５Ｒに供給され、保持される。これらのマイ先口
命令は、制御回路ＣＴＬに供給されるとともに、その一
部は、ディジタル信号処理装置の対応する回路に直接供
給される。

制御回路ＣＴＬは、インストラクションレジスタｌＮ５
Ｒに保持されるマイクロ命令の所定の一部を受け、これ
をデコードすることによって、ディジタル信号処理装置
の各回路で必要なタイミング信号を形成する。これによ
り、ディジタル信号処理装置の各回路では、マイクロ命
令に応じた所定の動作が実行される。制御回路ＣＴＬは
、外部から制御信号として供給されるチップ選択信号Ｃ
丁、リード・ライト信号Ｒ／Ｗ及び機能コード信号ＦＯ
〜Ｆ３等に従うて、各種レジスタ及びポインタ等に対す
る入出力動作を制御する。

ディジタル信号処理装置は、特に制限されないが、入力
レジスタＩＲ又は出力レジスタＯＲを介して、外部の装
置とパラレルにデータを入出力し、またシリアル入力レ
ジスタＳＩＲ及びシリアル出力レジスタＳＯＲを介して
、外部の装置とシリアルにデータを入出力する機能を持
つ。

入力レジスタＩＲは、外部の装置から外部バスＥ−Ｂｕ
ｓのデータ入出力線ＤＯ〜Ｄ１５ならびにデータバッフ
ァＤＢＨ及びＤＥＬを介してパラレルに供給される入力
データを受け、これを保持するとともに、内部のデータ
バスＤ−Ｂｕｓに伝達する。また、出力レジスタＯＲは
、内部のデータバスＤ−ＢＵＳを介して供給される出力
データを受け、これを保持するとともに、データバッフ
ァＤＢＨ及びＤＢＬならびに外部バスＥ−ＢＵＳのデー
タ入出力線ＤＯ〜Ｄ１５を介してパラレルに外部の装置
に送出する。一方、シリアル入力レジスタ３１０は、外
部の装置から外部バスＥ−ＢＵＳのシリアル入力線Ｓｌ
を介してシリアルに供給される入力データを、図示され
ないクロック信号に従って順次取り込み、内部のデータ
バスＤ−ＢＵＳにパラレルに伝達する。また、シリアル
出力レジスタＳＯＲは、内部のデータバスＤ−ＢＵＳを
介してパラレルに供給される出力データを取り込み、こ
れを保持するとともに、図示されないクロック信号に従
ってシリアルに外部バスＥ−ＢＵＳのシリアル出力線Ｓ
ｏから送出する。

第３図には、第１図のディジタル信号処理装置によりト
ランスバーサル型のディジタルフィルタを等価的に実現
する場合に行われる積和演算処理の一実施例の処理フロ
ー図が示されている。また、第２図には、第１図のディ
ジタル信号処理装置において上記積和演算処理が行われ
る場合の一実施例のタイミング図が部分的に示されてい
る。これらの図に従って、この実施例のディジタル信号
処理装置の積和演算処理の概要とその特徴について説明
する。

第３図において、入力ノードＩｎからサンプリング周期
ごとに入力されるサンプリングデータは、遅延素子りを
介して１サンプリング周期ごとにシフトされ、各ノード
のサンプリングデータＸ１〜Ｘｎとなる。これらのサン
プリングデータは、対応するフィルタ係数０１〜Ｃｎと
乗算処理が行われた後、これらの乗算結果が順次加算さ
れることで、そのサンプリング周期における演算出力Ｑ
ｎが得られる。

ディジタル信号処理装置では、図示されないＡ／Ｄ変換
回路によってサンプリングされディジタル符号化された
サンプリングデータＸ１〜Ｘｎが、まずデータＲＡＭの
対応するアドレスに順次格納される。フィルタ係数０１
〜Ｃｎは、ディジタル信号処理装置の製造時において、
データＲＯＭの対応するアドレスに予め設定される。

この実施例のディジタル信号処理装置において、処理の
方向は、最初に格納されたサンプリングデータＸｎに対
する演算処理から順に行われ、上記サンプリングデータ
ｘ１〜Ｘｎならびにフィルタ係数Ｃ１〜Ｃｎに割り当て
られるデータＲＡＭ及びデータＲＯＭのアドレスは、特
に制限されないが、この処理の方向にあわせて一つずつ
大きいアドレスを与える。したがって、各演算ステップ
において、データＲＡＭのアドレスＡｉから読み出され
るサンプリングデータＸ（ＡＩ）は、データＲＯＭの対
応するアドレスＡｔから読み出されるフィルタ係数Ｃ（
ＡＩ）との積和演算処理に供されると同時に、データＲ
ＡＭの直前のアドレスＡＯ−１）に書き込ま、れ、等価
的に遅延される。この処理方向は、上記第５図の処理フ
ロー図とは異なるものであるが、得られる結果は本質的
に同じである。

各サンプリング周期における積和演算処理は、読み出し
アドレスポインタＲＡＰ、書き込みアドレスポインタＷ
ＡＰ及びＲＯＭアドレスポインタＲＯＰにアドレス初期
値を設定することから始められる。このとき、読み出し
アドレスポインタＲＡＰ及びＲＯＭアドレスポインタＲ
ＯＰのアドレス初期値は論理的に同一のアドレスとされ
、書き込みアドレスポインタＷＡＰのアドレス初期値は
、実質的に読み出しアドレスポインタＲＡＰに設定され
たアドレス初期値の直前のアドレスとされる。

これらのアドレスは、前述のように、積和演算処理の進
行にあわせて、各アドレスポインタにより自律的にカウ
ントアツプされる。このカウントアンプ処理により、デ
ータＲＡＭ及びデータＲＯＭのアドレスが順次更新され
、第３図の処理フローが自動的に進行する。

第２図に示されるように、読み出しアドレスポインタＲ
ＡＰ及びＲＯＭアドレスポインタＲＯＰの計数値がＡ１
とされ、書き込みアドレスポインタＷＡＰの値がＡ１−
１とされるとき、ディジタル信号処理装置では、データ
ＲＡＭの読み出しボー）ＲＰから、アドレスＡｉに対応
するサンプリングデータＸ（Ａｋ）が読み出され、Ｙバ
スＹ−ＢＵＳを介して乗算回路ＭＵＬＴの一方の入力端
子に入力される。また、これと同時に、データＲＯＭの
対応するアドレスから、フィルタ係数Ｃ（Ａｌ）が読み
出され、ＸバスＸ−ＢｔＪＳを介して乗算回路ＭＵＬＴ
の他方の入力端子に入力される。

これらのサンプリングデータＸ（Ａｔ）及びフィルタ係
数Ｃ（Ａｔ）は、乗算回路ＭＵＬＴによって乗算処理が
施された後、その演算結果が演算論理回路ＡＬＵの一方
の入力端子に入力される。

演算論理回路ＡＬＵの他方の入力端子には、アキミニレ
ータＡＣＣＡ及びＡＣＣＢの内容すなわち前回までの積
和演算の結果が入力される。演算論理回路ＡＬυは、こ
のノードのサンプリングデータＸ（Ａｉ）及び、フィル
タ係数Ｃ（Ａｔ）による乗算結果と前回までの積和演算
の結果とをさらに加算し、その結果を再びアキミニレー
タＡＣＣＡ及びＡＣＣＩ３に入力する。

一方、データＲＡＭの銃み出しポートＲＰから出力され
るサンプリングデータＸ（Ａｌ）は、上記ＹバスＹ−Ｂ
ｕｓを介して乗算回路ＭＵＬＴに供給されると同時に、
バイパス信号経路ＢＰを介してデータＲＡＭの書き込み
ポートＷＰに伝達される。前述のように、書き込みポー
）ＷＰには、書き込みアドレスポインタＷＡＰからアド
レスＡ１−１が供給される。このため、上記サンプリン
グデータＸ（Ａｌ）は、所定のタイミングで、データＲ
ＡＭのアドレスＡｌ−１に入力される。言うまでもなく
、この書き込み動作は、読み出しポートＲＰによるサン
プリングデータＸ（Ａｔ）の読み出し動作と並行して行
われる。言い換えると、サンプリングデータＸ（ＡＩ）
の読み出し動作ならびに読み出されたサンプリングデー
タＸ（ＡＩ）のアドレスＡｔ−１に対する書き込み動作
は、データＲＡＭの１メモリサイクルにおいて同時に実
行されるものとなる。

このように、サンプリングデータ及びフィルタ係数の読
み出し動作とその積和演算ならびに読み出されたサンプ
リングデータの次アドレスへの書き込み動作が、アドレ
ス更新にともない、先にサンプリングされたサンプリン
グデータＸｎから最後にサンプリングされたサンプリン
グデータｘ１まで順に繰り返し行われることで、等価的
に、ＱｎｍΣｘｉ−ｃｉ １麿！ なるｌサンプリング周期分の、フィルタ演算が行われ、
第３図あるいは第５図と等価な処理フローが実現される
。

上式に示されるフィルタ演算は、各サンプリング周期ご
とに繰り返し実行され、その演算処理の結果として形成
される信号データが、上記外部バスＥ−ＢＵＳのデータ
入出力線Ｄｏ−Ｄ１５又はシリアル出力端子ＳＯを介し
て外部に出力される。

これにより、この実施例のディジタル信号処理装置は、
等価的に例えばトランスバーサル型のディジタルフィル
タとして機能する。

以上のように、この実施例のディジタル信号処理装置は
、乗算回路ＭｔＪＬＴ及び演算論理回路ＡＬＵならびに
データＲＡＭ及びデータＲＯＭを備え、ディジタルフィ
ルタを等価的に実現するための積和演算機能を持つ、こ
の実施例において、データＲＡＭは、デュアルポー）Ｒ
ＡＭにより構成され、専用化された二つのポートすなわ
ち読み出しポートＲＰ及び書き込みポートＷＰを持つ、
また、これらの読み出しポートＲＰ及び書き込みポー　
）ＷＰの間には、サンプリングデータを内部バスを介す
ることなく直接転送するためのバイパス信号経路ＢＰが
設けられる。これらのことから、この実施例のディジタ
ル信号処理装置では、積和演算処理に必要とされるデー
タＲＡＭの読み出し動作とサンプリングデータのシフト
処理に必要とされるデータＲＡＭの書き込み動作が、デ
ータＲＡＭの１メモリサイクルにおいて同時に実行され
る。つまり、データＲＡＭでは、書き込みアドレスのデ
コード処理と読み出しアドレスのデコード処理ならびに
それぞれのポートで行われるリード動作・ライト動作が
実質的に並行して行われる結果となり、その所要時間は
、従来のようにデータＲＡＭの読み出しサイクルと書き
込みサイクルを別個に行う場合に比較して著しく短縮さ
れる。さらに、この実施例の場合、時間的に先に取り込
まれたサンプリングデータから順に演算処理を行うこと
で、デイレイレジスタ等のデータ保持手段が不必要とな
るため、ディジタル信号処理装置のハードウェア量の削
減をあわせて図ることができるものである。

以上の本実施例に示されるように、この発明をフィルタ
演算のための積和演算機能を持つディジタル信号処理装
置に通用した場合、次のような作用効果が得られる。す
なわち、 （１）ディジタル信号処理装置のデータＲＡＭをデュア
ルポートＲＡＭにより構成し、さらにデータＲＡＭの二
つのポート間にバスを介することなくデータを直接転送
するためのバイパス信号経路を設け、先に取り込まれた
サンプリングデータから順に演算処理を施すことで、積
和演算処理に必要なサンプリングデータの読み出し動作
と読み出されたサンプリングデータの次アドレスへの書
き込み動作を、短いマシンサイクルで実行できるという
効果が得られる。

（２）上記１１）項において、デエアルボー）ＲＡＭに
設けられる二つのアクセスポートを読み出しボート及び
書き込みボートとして専用化することで、各ポートの構
成を簡素化し、そのハードウェア量を削減できるという
効果が得られる。

（３）上記（１）項により、サンプリングデータをバッ
ファリングするデイレイレジスタ等を設ける必要がない
ため、ディジタル信号処理装置のハードウェア量を削減
できるという効果が得られる。

（４上記（１）項により、データＲＡＭの読み出し処理
及び書き込み処理を１マシンサイクル内で同時に行うこ
とができるため、ディジタル信号処理装置のダイナ文ツ
クステップ数を削減できるという効果が得られる。

（５）上記（１）項により、データＲＡＭをデュアルポ
ートＲＡＭとすることで、ディジタル信号処理装置の積
和演算処理以外の演算処理を高速化できろという効果が
得られる。

（６）上記（１）項〜（５）項により、フィルタ演算に
必要な積和演算処理を高速化できるとともに、ディジタ
ル信号処理装置の処理能力を高めその低コスト化を図る
ことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におい
て、ディジタル信号処理装置のデータＲＡＭは、その二
つのボートが読み出しボートＲＰ及び書き込みポートＷ
Ｐとして専用化される必要はないし、三つ以上のアクセ
スポートを持つものであってもよい、また、読み出しポ
ートＲＰと書き込みボートＷＰとの間に設けられるバイ
パス信号経路ＢＰは、内部バスを介して形成されること
もよい、ディジタル信号処理装置の内部バス構成・は、
この実施例の限りではない、書き込みアドレスポインタ
ＷＡＰは、読み出しアドレスポインタＲＡＰの計数値を
もとに相対的にアドレスを与えることができるため、例
えばその計数値から１を減算するマイナス１回路に置き
換えることもできる。第２図において、各メモリサイク
ルにおける読み出しポートＲＰ及び書き込みボートＷＰ
の動作タイミングは、種々の実施形態が考えられる。第
３図において、データＲＡＭのアドレスは、最後に取り
込まれたサンプリングデータＸＩから順に若いアドレス
を割り当て、アドレスをカウントダウンしながら演算処
理を行う方法を採ってもよい、この場合、読み出しアド
レスポインタＲＡＰの計数値をＡｔとすると、書き込み
アドレスポインタＷＡＰの計数値はＡＩ＋１となる。複
数のアクセスポートを持つデータＲＡＭとして、メモリ
マットを共有するデュアルポートＲＡＭに代えて、二つ
のアクセスポートと２個のメモリマントを有するメモリ
を用いても同様な効果をあげることができる。この場合
、各ポートを読み出し用及び書き込み用として限定し、
サンプリング周期ごとにこれに接続するメモリマントを
交互に切り換えるページ制限を行うことで、時系列的に
ずれた二つのサンプリング周期のデータを同時に読み出
しまた書き込むことができる構成をとる必要がある。さ
らに、第１図に示されるディジタル信号処理装置のブロ
ック構成は、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるフィルタ演算に必要
な積和演算機能を有するディジタル信号処理装置に通用
した場合について説明したが、それに限定されるもので
はな（、例えば、このようなディジタル信号処理装置を
含むｌチップ型のコーデック（ＣＯＤ　Ｅ　Ｃ：　Ｃｏ
ｄｅｒ−Ｄｅｃｏｄｅｒ）及びモデム（ＭＯＤＥＭｓ変
復調装置）等にも通用できる０本発明は、少なくともシ
フト処理をともなう積和演算機能を持つディジタル信号
処理装置ならびにこのようなディジタル信号処理装置を
含むディジタル装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ディジタル信号処理装置のデータＲＡＭ
をデュアルポートＲＡＭによって構成し、さらにデータ
ＲＡＭの二つのポート間にバスを介することな（データ
を直接転送するためのバイパス信号経路を設けることで
、積和演算処理に必要なサンプリングデータの読み出し
動作と読み出されたサンプリングデータの隣接アドレス
への書き込み動作を、サンプリングデータの保持手段を
設けることなく、１メモリサイクル内に同時に実行でき
る。これにより、フィルタ演算に必要な積和演算処理を
高速化できるとともに、ディジタル信号処理装置の処理
能力を高めその低コスト化を図ることができる。

【図面の簡単な説明】

第１図は、この発明が通用されたディジタル信号処理装
置の一実施例を示すブロック図、第２図は、第１図のデ
ィジタル信号処理装置の一実施例を示すタイミング図、 第３図は、第１図のディジタル信号処理装置のフィルタ
演算の一実施例を示す処理フロー図、第４図は、従来の
ディジタル信号処理装置の一例を示す部分的なブロック
図、 第５図は、第４図のディジタル信号処理装置のフィルタ
演算の一例を示す処理フロー図である。 ＤＲＡＭ・・・データＲＡＭ５ＲＰ・・・読み出しホー
ド、ＷＰ・・・書き込みボート、ＢＰ・・・バイパス信
号経路、ＤＲＯＭ・・・データＲＯＭ５　ｌＲＯＭ・・
・インストラクション、ＲＡＰ・・・読み出しアドレス
ポインタ、ＷＡＰ・・・書き込みアドレスポインタ、Ｒ
ＯＰ・・・ＲＯＭアドレスポインタ、ＧＲＯ〜ＧＲ３・
・・汎用レジスタ、ＭＵＬＴ・・・乗算回路、ＡＬＵ・
・・演算論理回路、ＡＣＣＡ、ＡＣＣＢ・・・アキミニ
レータ、ＦＣＣ・・・プログラムカウンタ、ｌＮ５Ｒ・
・・インストラクションレジスタ、ＣＴ’Ｌ・・・制御
回路、ＩＲ・・・入力レジスタ、ＯＲ・・・出力レジス
タ、ＤＢＨ，ＤＢＬ・・・データバッファ、Ｓ、ｌＲ・
・・シリアル入力レジスタ、ＳＯＲ・・・シリアル出力
レジスタ、Ｄ−ＢＬＩＳ・・・データバス、Ｘ−ＢＵＳ
・・・Ｘバス、Ｙ−ＢＵＳ・・・Ｙバス、Ｅ−ＢＵＳ・
・・外部バス。 ＤＲＥＧ・・・デイレイレジスタ。 第４１

Claims (1)

1. 【特許請求の範囲】 １、複数のアクセスポートを有するデータＲＡＭを具備
   することを特徴とするディジタル信号処理装置。 ２、上記データＲＡＭはデュアルポートＲＡＭにより構
   成され、その一方のポートと他方のポートとの間には、
   バスを介することなくデータ転送を行うためのバイパス
   信号経路が設けられることを特徴とする特許請求の範囲
   第１項記載のディジタル信号処理装置。 ３、上記データＲＡＭの一方ならびに他方のポートは、
   上記ディジタル信号処理装置において等価的にディジタ
   ルフィルタを実現するための積和演算が行われるとき、
   それぞれ所定のアドレスからサンプリングデータを出力
   するための読み出しポートならびに上記アドレスから出
   力される上記サンプリングデータを実質的に上記アドレ
   スに隣接する他のアドレスに入力するための書き込みポ
   ートとして用いられるものであって、このとき、上記サ
   ンプリングデータは、上記バイパス信号経路を介して伝
   達されることを特徴とする特許請求の範囲第１項又は第
   ２項記載のディジタル信号処理装置。