JPS58144914A - プログラマブル・コントロ−ラ - Google Patents
プログラマブル・コントロ−ラInfo
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- JPS58144914A JPS58144914A JP57028571A JP2857182A JPS58144914A JP S58144914 A JPS58144914 A JP S58144914A JP 57028571 A JP57028571 A JP 57028571A JP 2857182 A JP2857182 A JP 2857182A JP S58144914 A JPS58144914 A JP S58144914A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/058—Safety, monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/32—Monitoring with visual or acoustical indication of the functioning of the machine
- G06F11/324—Display of status information
- G06F11/327—Alarm or error message display
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13037—Tracing
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/13—Plc programming
- G05B2219/13128—Relay ladder diagram, RLL RLD KOP
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
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- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14074—Signature analysis, recorded states, zones are compared to actual
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/14—Plc safety
- G05B2219/14097—Display of error messages
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はプログラマブル・コントローラに係り、特に
異常な論理状況を呈した入出力データを記憶し、異常状
況の把握を可能にするようにしたプログラマブル・コン
トローラに関するものである。
異常な論理状況を呈した入出力データを記憶し、異常状
況の把握を可能にするようにしたプログラマブル・コン
トローラに関するものである。
一般に、プログラマブル・コント０−ラにおいては、入
出力機器等の不良によってシーケンス異常を生じた場合
には、プログラムでその論１１Ｉ！異常゛を検出し、そ
れを制御対象の異常情報として外部に出力するようにし
ている。
出力機器等の不良によってシーケンス異常を生じた場合
には、プログラムでその論１１Ｉ！異常゛を検出し、そ
れを制御対象の異常情報として外部に出力するようにし
ている。
従来、この種の異常検出は例えば第１図に示すようにな
されていた。第１図は、継電器ラダー図形式で表現した
ユーザプログラムの一部を示しており、接点Ｘ１．Ｘ２
．Ｘ３．Ｘ４に係ル入出力データ演算命令の次に、故障
診断命令（ＦＡＬ）が実行されることを示している。つ
まり、接点×１、Ｘ２．Ｘ３．Ｘ４に係る入出力データ
演算命令実行結果、このＦＡＬ命令によって論理異常が
検出されると、接点ＸＩ、Ｘ２．Ｘ３．Ｘｉ：係る制御
対象に異常が発生したとして、外部に異常の通報をする
ようにしていた。
されていた。第１図は、継電器ラダー図形式で表現した
ユーザプログラムの一部を示しており、接点Ｘ１．Ｘ２
．Ｘ３．Ｘ４に係ル入出力データ演算命令の次に、故障
診断命令（ＦＡＬ）が実行されることを示している。つ
まり、接点×１、Ｘ２．Ｘ３．Ｘ４に係る入出力データ
演算命令実行結果、このＦＡＬ命令によって論理異常が
検出されると、接点ＸＩ、Ｘ２．Ｘ３．Ｘｉ：係る制御
対象に異常が発生したとして、外部に異常の通報をする
ようにしていた。
しかしながら、従来のこのような異常検出の方法では、
外部への通報が制御対象に対応したコード化された数値
データ等の表示出力であるために、単・に異常が発生し
た制御対象が分るだで、どの論理演算の過程で論理異常
が発生したか、つまりどの入出力機器に異常があるのか
、あるいはどのような入力条件でシーケンス異常が発生
したかなど、異常状況を具体的に把握し、その状況に応
じた処１をユーザプログラムで行なうことができないと
いう欠点があった。
外部への通報が制御対象に対応したコード化された数値
データ等の表示出力であるために、単・に異常が発生し
た制御対象が分るだで、どの論理演算の過程で論理異常
が発生したか、つまりどの入出力機器に異常があるのか
、あるいはどのような入力条件でシーケンス異常が発生
したかなど、異常状況を具体的に把握し、その状況に応
じた処１をユーザプログラムで行なうことができないと
いう欠点があった。
また、異常が発生した場合に外部に出力される異常情報
は、ユーザプログラム−巡実行中で最初に検出された異
常に対するもので、この異常情報はその異常原因が解消
されない限りリセットできないようしである。そのため
、異常が発生した場合にはその状況に係わらず、当該装
置を全面的に停止せざるを得ず、使用者の立場からは必
ずしも適切とは言えないことがしばしばあった。
は、ユーザプログラム−巡実行中で最初に検出された異
常に対するもので、この異常情報はその異常原因が解消
されない限りリセットできないようしである。そのため
、異常が発生した場合にはその状況に係わらず、当該装
置を全面的に停止せざるを得ず、使用者の立場からは必
ずしも適切とは言えないことがしばしばあった。
この発明は、このような従来の問題点に鑑みてなされた
ものであり、その目的とするところは、論理異常を呈し
た入出力データを記憶することにより、異常状況の具体
的な把握と、ユーザ７０グラムで異常状況に応じた処置
ができるようにしたプログラマブル・コントローラを提
供することにある。
ものであり、その目的とするところは、論理異常を呈し
た入出力データを記憶することにより、異常状況の具体
的な把握と、ユーザ７０グラムで異常状況に応じた処置
ができるようにしたプログラマブル・コントローラを提
供することにある。
以下、この発明の実施例を図面を用いて詳細に説明する
。
。
第１図はこの発明に係るプログラマブル・コントローラ
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
同図において、このプログラマブル・コントローラは、
ユーザプログラムが格納されるユーザプログラムメモリ
１と、外部入力信号が与えられる入力回路２と、外部出
力信号を送出する出力回路３と、上記入力回路２および
出力回路３に対応した入出力データのバッファメモリと
なる入出カメモリ４と、上記ユーザプログラムメモリ１
の各命令を順次＾速に実行し、上記入出カメモリ４のデ
ータに基づいで演算処理をし、その処理結果で上記入出
カメモリ４の出力データを書換える命令実行手段と、上
記入力回路２の入力データを上記入出カメモリ４の所定
エリアに書込む入力更新手段と、上記入出カメモリ４の
所定エリアの出力データを上記出力回路３にセットする
出力更新手段とを基本的に有している。
ユーザプログラムが格納されるユーザプログラムメモリ
１と、外部入力信号が与えられる入力回路２と、外部出
力信号を送出する出力回路３と、上記入力回路２および
出力回路３に対応した入出力データのバッファメモリと
なる入出カメモリ４と、上記ユーザプログラムメモリ１
の各命令を順次＾速に実行し、上記入出カメモリ４のデ
ータに基づいで演算処理をし、その処理結果で上記入出
カメモリ４の出力データを書換える命令実行手段と、上
記入力回路２の入力データを上記入出カメモリ４の所定
エリアに書込む入力更新手段と、上記入出カメモリ４の
所定エリアの出力データを上記出力回路３にセットする
出力更新手段とを基本的に有している。
上記命令実行手段、入力更新手段、出力更新手段は゛い
わゆるマイクロプロセッサで構成されるＣＰＵ（中央処
理ユニット）５によって実現さ−れる。
わゆるマイクロプロセッサで構成されるＣＰＵ（中央処
理ユニット）５によって実現さ−れる。
ＣＰＵ５は命令実行手段および入出力更新手段としての
ｔｉ制御動作の他、後述するこの発明に係る各種のＯ８
処理（オペレーティング・システム）を実行するもので
、その際にＲＡＭであるメモリ６がワーキングメモリと
して使用される。
ｔｉ制御動作の他、後述するこの発明に係る各種のＯ８
処理（オペレーティング・システム）を実行するもので
、その際にＲＡＭであるメモリ６がワーキングメモリと
して使用される。
また、第２図に示すように、ワーキングメモリ６には、
上記命令実行中において、ユーザプログラムの一部とし
て上記ユーザプログラムメモリ１に任意に設定された異
常検出プログラムの故障診断命令（ＦＡＬ）を実行する
ことにより、任意の入出力データ間の任意の論理演算の
結果でもってセットまたはリセットされ、かつユーザプ
ログラムにて論理演算の入出力データとして任意に使用
できる異常フラグＦＲと、上記異常フラグＦ、Ｒがセッ
トされたとき、ユーザプログラムの一巡実行を途中状態
に停止するため、プログラムカウンタＰＣ（図示せず）
の内容を一時格納するためのプログラムカウンタレジス
タＰＣＲと、上記異常検出プログラムに係る入出力デー
タ（第１図に示した例で言えば、接点ＸＩ、Ｘ２．Ｘ３
．Ｘ４に係る入出力データ）に対する演算命令の先頭ア
ドレスが格納され、上記異常フラグＦＲがセットされた
とき、その先頭アドレスをプログラムカウンタＰＣにセ
ットし、上記入出力データの論理演算を再実行するため
のスタードア下レスレジスタＡＤＳと（すなわち、ユー
ザプログラムメモリ１に格納されているＬＤＸｌなるロ
ード命令のアドレスをこのスタートアドレスレジスタに
設定し・である）、上記入出力データ間の再論理演算の
実行結果をスティタス情報とともに逐一記憶するための
パターンメモリＰＭと、このパターンメモリＰＭに上記
実行結果を記憶する際のスタートアドレスを指定するた
めのパターンメモリアドレスＡＤＭと、 ゛上記異常フ
ラグＦＲがセットされたとき、パターンメモリアドレス
ＡＤＭが格納され、パターンメモリＰＭのアドレスを歩
進するパターンメモリアドレスレジスタＦｉＭＲと、上
記パターンメモリＰＭに上記入出力データ間の再論理演
算の実行結果が記憶されていることを示すためのフラグ
ＳＥＴとが設けられている。
上記命令実行中において、ユーザプログラムの一部とし
て上記ユーザプログラムメモリ１に任意に設定された異
常検出プログラムの故障診断命令（ＦＡＬ）を実行する
ことにより、任意の入出力データ間の任意の論理演算の
結果でもってセットまたはリセットされ、かつユーザプ
ログラムにて論理演算の入出力データとして任意に使用
できる異常フラグＦＲと、上記異常フラグＦ、Ｒがセッ
トされたとき、ユーザプログラムの一巡実行を途中状態
に停止するため、プログラムカウンタＰＣ（図示せず）
の内容を一時格納するためのプログラムカウンタレジス
タＰＣＲと、上記異常検出プログラムに係る入出力デー
タ（第１図に示した例で言えば、接点ＸＩ、Ｘ２．Ｘ３
．Ｘ４に係る入出力データ）に対する演算命令の先頭ア
ドレスが格納され、上記異常フラグＦＲがセットされた
とき、その先頭アドレスをプログラムカウンタＰＣにセ
ットし、上記入出力データの論理演算を再実行するため
のスタードア下レスレジスタＡＤＳと（すなわち、ユー
ザプログラムメモリ１に格納されているＬＤＸｌなるロ
ード命令のアドレスをこのスタートアドレスレジスタに
設定し・である）、上記入出力データ間の再論理演算の
実行結果をスティタス情報とともに逐一記憶するための
パターンメモリＰＭと、このパターンメモリＰＭに上記
実行結果を記憶する際のスタートアドレスを指定するた
めのパターンメモリアドレスＡＤＭと、 ゛上記異常フ
ラグＦＲがセットされたとき、パターンメモリアドレス
ＡＤＭが格納され、パターンメモリＰＭのアドレスを歩
進するパターンメモリアドレスレジスタＦｉＭＲと、上
記パターンメモリＰＭに上記入出力データ間の再論理演
算の実行結果が記憶されていることを示すためのフラグ
ＳＥＴとが設けられている。
なお、この実施例では、説明を簡略化するために、故障
診断命令のオペランドで指定される上記異常ＦＲは１個
とし、またスタートアドレスレジスタＡＤＳやパターン
メモリアドレスＡＤＭには、固定的にそれぞれのアドレ
スが設定されているものとしである。
診断命令のオペランドで指定される上記異常ＦＲは１個
とし、またスタートアドレスレジスタＡＤＳやパターン
メモリアドレスＡＤＭには、固定的にそれぞれのアドレ
スが設定されているものとしである。
次に、ＣＰＵ５によるこの発明に係るＩ制御動作の概要
を第４図に示すフローチャートに基づいて説明する。
を第４図に示すフローチャートに基づいて説明する。
最初のステップ１００では、電源の投入を受けて周知の
イニシャル処理が行なわれる。
イニシャル処理が行なわれる。
ステップ１０１では、入力回路２に与えられている外部
入力信号を入出カメモリ４の所定エリアに書込む（入力
更新手段の動作）。
入力信号を入出カメモリ４の所定エリアに書込む（入力
更新手段の動作）。
ステップ１０２，１０３，１０４．１０５および１０６
は、ＣＰＵ５がユーザプログラムメモリ１に格納されて
いるユーザプログラムを先頭アドレスからＥＮＤ命令ま
でを高速で実行する（命令実行手段の動作）。
は、ＣＰＵ５がユーザプログラムメモリ１に格納されて
いるユーザプログラムを先頭アドレスからＥＮＤ命令ま
でを高速で実行する（命令実行手段の動作）。
ステップ１０７は、ＥＮＤ命令の検出（ステップ１０３
）により、それまでの各命令の実行結果に従って入出カ
メモリ４の出力データを書換える出力更新手段の動作で
あり、プログラムカウンタＰＣをイニシャルにすること
で（ステップ１０８）、ユーザプログラムの周知の一巡
実行が完了する。
）により、それまでの各命令の実行結果に従って入出カ
メモリ４の出力データを書換える出力更新手段の動作で
あり、プログラムカウンタＰＣをイニシャルにすること
で（ステップ１０８）、ユーザプログラムの周知の一巡
実行が完了する。
ステップ１０４は、上記ユーザプログラムの一巡実行の
途中でユーザプログラムメモリ１から読出された命令が
故障診断命令であるか否かをそのオペコードによって判
断するルーチンで、その結果、故障診断命令である場合
には、ステップ１０９．１１０および１１１の各ルーチ
ンが実行される。すなわら、この故障診断命令以前の各
命令の実行結果、論理異常があれば、演算レジスタにｕ
Ｉ １１がセットされるから、この演算レジスタの状
態によって故障診断命令のオペランドで指定した異常フ
ラグＦＲ（この実施例では上述したように１個である〉
をセットまたはリセットする。
途中でユーザプログラムメモリ１から読出された命令が
故障診断命令であるか否かをそのオペコードによって判
断するルーチンで、その結果、故障診断命令である場合
には、ステップ１０９．１１０および１１１の各ルーチ
ンが実行される。すなわら、この故障診断命令以前の各
命令の実行結果、論理異常があれば、演算レジスタにｕ
Ｉ １１がセットされるから、この演算レジスタの状
態によって故障診断命令のオペランドで指定した異常フ
ラグＦＲ（この実施例では上述したように１個である〉
をセットまたはリセットする。
ステップ１１２は、パターンメモリＰＭにデータが書込
まれているか否かを判断するルーチンで、その結果Ｎｏ
であれば、まずステップ１１３でプログラムカウンタＰ
Ｃの内容をプログラムカウンタレジスタＰＣＲに一時格
納し、ユーザプログラムの上記−巡実行を途中状態で停
止する。次いで、ステ゛ツブ１１４でプログラムカウン
タＰＣにスタートアドレスレジスタの内容（ＡＤＳ）を
セットする。すなわち、この発明に係る異常検出プログ
ラムの先頭アドレスをセットしたことになる。そして、
ステップ１１５でパターンメモリレジスタＰＭＲにパタ
ーンメモリアドレスＡＤＭをセットするとともに、フラ
グＳＥＴをセットする（ステップ１１６）。
まれているか否かを判断するルーチンで、その結果Ｎｏ
であれば、まずステップ１１３でプログラムカウンタＰ
Ｃの内容をプログラムカウンタレジスタＰＣＲに一時格
納し、ユーザプログラムの上記−巡実行を途中状態で停
止する。次いで、ステ゛ツブ１１４でプログラムカウン
タＰＣにスタートアドレスレジスタの内容（ＡＤＳ）を
セットする。すなわち、この発明に係る異常検出プログ
ラムの先頭アドレスをセットしたことになる。そして、
ステップ１１５でパターンメモリレジスタＰＭＲにパタ
ーンメモリアドレスＡＤＭをセットするとともに、フラ
グＳＥＴをセットする（ステップ１１６）。
ステップ１１７，１１８，１１９，１２０，１２１およ
び１２２の各ルーチンは、スタートアドレスＡＤＳで指
定したユーザプログラムメモリ１のアドレスから故障診
断命令が格納されているアドレスまでの各命令をＣＰＬ
Ｊ５が高速で読出し、これを実行するルーチンである。
び１２２の各ルーチンは、スタートアドレスＡＤＳで指
定したユーザプログラムメモリ１のアドレスから故障診
断命令が格納されているアドレスまでの各命令をＣＰＬ
Ｊ５が高速で読出し、これを実行するルーチンである。
すなわち、第１図で示した例で説、明すると、ＬＤＸｌ
、ＡＮＤＸ２、ＬＤＸ３．０ＲＬＤ、ＡＮＤＸ４おＪ：
ヒＦＡしの各命令が実行され、これ′ら各命令の実行結
果および各接点に係るスティタス情報がパターンメモリ
レジスタＰＭＲで指定したアドレスからパタ−ンメモリ
ＰＭに逐一記憶される。つまり、パターンメモリＰＭに
は、任意の入出力データ間の論理異常およびそのときの
入出力データに係る各回路素子等のスティタス情報が再
現されて記憶される。このとき、一過性の論理異常であ
っても、再環可能となる。
、ＡＮＤＸ２、ＬＤＸ３．０ＲＬＤ、ＡＮＤＸ４おＪ：
ヒＦＡしの各命令が実行され、これ′ら各命令の実行結
果および各接点に係るスティタス情報がパターンメモリ
レジスタＰＭＲで指定したアドレスからパタ−ンメモリ
ＰＭに逐一記憶される。つまり、パターンメモリＰＭに
は、任意の入出力データ間の論理異常およびそのときの
入出力データに係る各回路素子等のスティタス情報が再
現されて記憶される。このとき、一過性の論理異常であ
っても、再環可能となる。
ステップ１１８は、異常診断プログラムの実行が終了し
たか否かを判断するルーチンで、つまり上記接点×４ま
でに係る各論理演算命令の実行が終了したら、ステップ
１２３でプログラムカウンタレジスタＰＣＲに一時格納
した内容をプログラムカウンタＰＣに再びセットし、途
中状態で停止してあったユーザプログラムの実行を再開
する。
たか否かを判断するルーチンで、つまり上記接点×４ま
でに係る各論理演算命令の実行が終了したら、ステップ
１２３でプログラムカウンタレジスタＰＣＲに一時格納
した内容をプログラムカウンタＰＣに再びセットし、途
中状態で停止してあったユーザプログラムの実行を再開
する。
ステップ１２４は、ユーザプログラムの一巡実行後にお
いて、ユーザプログラムによって適宜に実行されるその
他のＯ８処理で、パターンメモリＰＭの内容を図示しな
い表示装置等に表示出力させる処理および異常フラグＦ
ＲとフラグＳＥＴのリセット処理が含まれている。ステ
ップ１１２の判断結果がＹＥＳであることは、このステ
ップ１２４における上記各処理が未だ行われていないこ
とを意味している。
いて、ユーザプログラムによって適宜に実行されるその
他のＯ８処理で、パターンメモリＰＭの内容を図示しな
い表示装置等に表示出力させる処理および異常フラグＦ
ＲとフラグＳＥＴのリセット処理が含まれている。ステ
ップ１１２の判断結果がＹＥＳであることは、このステ
ップ１２４における上記各処理が未だ行われていないこ
とを意味している。
なお、念のため付記すれば、上記スタートアドレスＡＤ
ＳやパターンメモリアドレスＡＤＭは、この実施例では
メーカー側で固定的に設定するようにしであるから、使
用者はユーザプログラムを組む際に、これらのアドレス
から異常検出プログラムがスタートするように組まなけ
ればならないことになる。従って、この煩わしさを避け
るとすれば、例えば、当該装置に上記アドレスをユーザ
が任意に設定できるスイッチを設け、ユーザプログラム
を作成し終った時点でこれらスイッチを固定的に設定す
るようにしても良く、また、再実行すべき各命令の先頭
アドレスを検索する適宜な検索手段を設けて、使用者が
任意にユーザプログラムを作成することができるように
してもよい。また、異常フラグＦＲは、この実施例では
一つ設けたのであるが、これを複数段は故障診断命令に
よって任意の異常フラグを指定し、これによってパター
ンメモリに個々の制御対象を記憶するようにしても良い
ことは勿論である。
ＳやパターンメモリアドレスＡＤＭは、この実施例では
メーカー側で固定的に設定するようにしであるから、使
用者はユーザプログラムを組む際に、これらのアドレス
から異常検出プログラムがスタートするように組まなけ
ればならないことになる。従って、この煩わしさを避け
るとすれば、例えば、当該装置に上記アドレスをユーザ
が任意に設定できるスイッチを設け、ユーザプログラム
を作成し終った時点でこれらスイッチを固定的に設定す
るようにしても良く、また、再実行すべき各命令の先頭
アドレスを検索する適宜な検索手段を設けて、使用者が
任意にユーザプログラムを作成することができるように
してもよい。また、異常フラグＦＲは、この実施例では
一つ設けたのであるが、これを複数段は故障診断命令に
よって任意の異常フラグを指定し、これによってパター
ンメモリに個々の制御対象を記憶するようにしても良い
ことは勿論である。
以上詳細に説明したように、この発明に係るプログラマ
ブル・コントローラは、ユーザプログラムの一部として
ユーザプログラムメモリに任意に設定された異常検出プ
ログラムの゛命令を実行することにより、任意の入出力
データ間の任意の論理演算の結果でもってセットまたは
リセットされ、かつユーザプログラムにて論理演算の入
力データとして任意に使用される異常フラグと、この異
常フラグがセットされたとき、上記異常検出プログラム
に係る入出力データの値を記憶する記憶手段と、この記
憶手段に記憶１された入出力データを表示する表示手段
とを備えたので、どの入出力機器が異常を呈したか、或
いは、どのような入力条件でシーケンス異常が発生した
かなど、異常状況を具体的に把握し、その状況に応じた
適切な処置をユーザプログラムで行なうことができ、か
つ表示装置等で各別の異常状況をモニタできるので従来
のものに比べて各段に使い勝手の良いプログラマブル・
コントローラが提供できる。
ブル・コントローラは、ユーザプログラムの一部として
ユーザプログラムメモリに任意に設定された異常検出プ
ログラムの゛命令を実行することにより、任意の入出力
データ間の任意の論理演算の結果でもってセットまたは
リセットされ、かつユーザプログラムにて論理演算の入
力データとして任意に使用される異常フラグと、この異
常フラグがセットされたとき、上記異常検出プログラム
に係る入出力データの値を記憶する記憶手段と、この記
憶手段に記憶１された入出力データを表示する表示手段
とを備えたので、どの入出力機器が異常を呈したか、或
いは、どのような入力条件でシーケンス異常が発生した
かなど、異常状況を具体的に把握し、その状況に応じた
適切な処置をユーザプログラムで行なうことができ、か
つ表示装置等で各別の異常状況をモニタできるので従来
のものに比べて各段に使い勝手の良いプログラマブル・
コントローラが提供できる。
第１図は継電器ラダー図形式で表現したユーザプログラ
ムの一例で、従来の異常検出を説明するための概略図、
第２図はこの発明に係るプログラマブル・コントローラ
の概略構成を示すブロック図、第３図はワーキングメモ
リに設けられるこの発明に係る記憶手段等を示す概略図
、第４図は上記プログラマブル・コントローラの、制御
動作を中心に示すフローチャートである。 １・・・・・・・・・ユーザプログラムメモリ２・・・
・・・・・・入力回路 ３・・・・・・・・・出力回路 ４・・・・・・・・・入出カメモリ ６・・・・・・・・・ワーキングメモリＦＲ・・・・・
・異常フラグ ＦＥＴ・・・フラグ ＡＤＳ・・・スタートアドレスレジスタＰＣＲ・・・プ
ログラムカウンタレジスタＰＭ・・・・・・パターンメ
モリ ＡＤＭ・・・パターンメモリアドレス ＰＭＲ・・・パターンメモリアドレスレジスタ特許出願
人 立石電機株式会社 第１図 第３図
ムの一例で、従来の異常検出を説明するための概略図、
第２図はこの発明に係るプログラマブル・コントローラ
の概略構成を示すブロック図、第３図はワーキングメモ
リに設けられるこの発明に係る記憶手段等を示す概略図
、第４図は上記プログラマブル・コントローラの、制御
動作を中心に示すフローチャートである。 １・・・・・・・・・ユーザプログラムメモリ２・・・
・・・・・・入力回路 ３・・・・・・・・・出力回路 ４・・・・・・・・・入出カメモリ ６・・・・・・・・・ワーキングメモリＦＲ・・・・・
・異常フラグ ＦＥＴ・・・フラグ ＡＤＳ・・・スタートアドレスレジスタＰＣＲ・・・プ
ログラムカウンタレジスタＰＭ・・・・・・パターンメ
モリ ＡＤＭ・・・パターンメモリアドレス ＰＭＲ・・・パターンメモリアドレスレジスタ特許出願
人 立石電機株式会社 第１図 第３図
Claims (1)
- （１）ユーザプログラムが格納されるユーザプログラム
メモリと、外部入力信号が与えられる入力回路と、外部
出力信号を送出する出力回路と、上記入力回路および出
力回路に対応した入出力データのバッファメモリとなる
入出カメモリと、上記ユーザプログラムメモリの各命令
を順次高速に実行し、上記入出カメモリのデータに基づ
いて演算処理をし、その処理結果で上記入出カメモリの
出力データを書換える命令実行手段と、上記入力回路の
入力データを上記入出カメモリの所定エリアに書込む入
力更新手段と、上記入出カメモリの所定エリアのデータ
を上記出力回路にセットする出力更新手段とを有するプ
ログラマブル・コントローラにおいて、−ユーザプログ
ラムの一部としてユーザプログラムメモリに任意に設定
された異常検出プログラムの命令を実行することにより
、任意の入出力データ間の任意の論理演算の結果でもっ
てセットまたはリセットされ、かつユーザプログラムに
て論理演算の入力データとして任意に使用される異常フ
ラグと、この異常フラグがセットされたとき、上記異常
検出７０グラムに係る入出カーデータの値を記憶する記
憶手段と、この記憶手段に記憶された入出力データを表
示する表示手段とを備えたことを特徴とするプログラマ
ブル・コントローラ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028571A JPS58144914A (ja) | 1982-02-24 | 1982-02-24 | プログラマブル・コントロ−ラ |
| US06/467,377 US4592053A (en) | 1982-02-19 | 1983-02-17 | Programmable controller |
| DE3305807A DE3305807A1 (de) | 1982-02-19 | 1983-02-19 | Programmierbares steuergeraet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57028571A JPS58144914A (ja) | 1982-02-24 | 1982-02-24 | プログラマブル・コントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58144914A true JPS58144914A (ja) | 1983-08-29 |
| JPH0413728B2 JPH0413728B2 (ja) | 1992-03-10 |
Family
ID=12252302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57028571A Granted JPS58144914A (ja) | 1982-02-19 | 1982-02-24 | プログラマブル・コントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144914A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116104A (en) * | 1979-02-28 | 1980-09-06 | Mitsubishi Electric Corp | Sequential controller |
-
1982
- 1982-02-24 JP JP57028571A patent/JPS58144914A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55116104A (en) * | 1979-02-28 | 1980-09-06 | Mitsubishi Electric Corp | Sequential controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0413728B2 (ja) | 1992-03-10 |
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